。与图2和3的电流差级联晶体管M3不同，图4的电流放大器电路可用于提供大于I的电流增益。
[0060]电流差晶体管Q4的基极端子连接到求和节点14。电流差晶体管Q4的集电极端子连接到第一电流差FET M4的栅极端子和第二电流差FET M5的栅极端子。第一电流差FETM4的栅极端子还连接到第二电流差FET M5的栅极端子。第一电流差FET M4的漏极连接到电流差晶体管Q4集电极端子。第一电流差FET M4的源极连接到第二电流差FET M5的源极，并且两个源极可连接到偏置电势，例如电压电源轨。第二补偿FET M2的漏极连接到节点11，将要理解的是，节点11还连接到基准晶体管的基极端子(图4中未示出)。
[0061]电流差晶体管Q4的基极端子从求和节点14接收差电流。电流差晶体管Q4的集电极端子(节点6)连接到电流差镜16，使得放大电流通过第二电流差FET M5的漏极端子被提供到节点11。从节点14处的电流差模块5的输入到节点11处的电流差模块5的输出的电流增益基本等于电流差晶体管Q4的电流增益乘以电流差镜16的电流增益(即，第一和第二电流差FET M4和M5的面积比)。
[0062]在图4的示例中，还提供可选的二极管式连接晶体管Q5，以提高电流差晶体管Q4的输入电势并改进电路的操作。例如，输入电压可被设置为电流差晶体管Q4和二极管式连接晶体管Q5的基极-发射极电压之和。通过这种方式，节点14处的电压通常是1.5V。这就是强加于电流求和节点的电压。在一些实现中这么做是有利的。在该示例中，二极管连接(d1de-connected)晶体管Q5是NPN双极性晶体管，NPN双极性晶体管的发射极连接到接地，集电极端子和基极端子连接到电流差晶体管Q4的发射极端子。在省略设备Q5的示例中，Q4的发射极连接到接地。
[0063]图5示意性示出了根据本公开另一个示例的偏置电路。在该示例中，上述电流补偿模块3的扩展允许消除基极电流项(base current term)或者使其降低到第一级(order)，而不必堆叠为很多器件。因此，这适合于电源电压降低到1.8V的实现方式，例如二单元电池操作的系统。
[0064]主要电路模块如前所示，在此将不再描述。图5的电流补偿模块3扩展为具有第二电流补偿镜17，第二电流补偿镜17由第一补偿FET Ml和第三补偿FET M6提供。如所示，第三补偿FET M6的栅极端子连接到级联晶体管Q3的基极端子。第三补偿FET M6的漏极端子连接到晶体管放大器Ql的基极端子(节点11)，如图5所示。备选地，第三补偿FETM6的漏极端子可连接到电流差级联晶体管M3的源极端子(求和节点14)。在该示例中，第三补偿FET M6具有按照在基准晶体管Q2和晶体管放大器Ql中流过电流的比例而缩放的器件尺寸，从而向晶体管放大器Ql的基极端子提供所需要的电流。以这种方式，第二电流补偿镜17直接或间接地向晶体管放大器Ql的基极端子提供附加电流项(即，级联晶体管Q3的镜像基极电流)。也就是说，可以在电流差模块5的输出端子或输入端子处注入镜像基极电流。通过该偏置电路，晶体管放大器Ql的基极电流需求可以不在整个DC偏置中形成明显错误。
[0065]图6示意性示出了根据本公开另一个示例偏置电路。除了图5的第一电流补偿镜15和第二电流补偿镜17，图6的偏置电路还包括基准电流镜18，基准电流镜18用于向求和节点14提供基准电流并且还向电流差级联晶体管M3提供偏置。并且，相比图5，第三补偿FET M6的漏极端子连接到电流差级联晶体管M3的源极端子。
[0066]在该示例中，基准电流镜18包括第一电流源FET M7和第二电流源FET M8。第一电流源FET M7的源极端子连接到电压电源轨19。第二电流源FET M8的源极端子也连接到电压电源轨19。第一电流源FET M7的栅极端子连接到第二电流源FET M8的栅极端子。第一电流源FET M7的栅极端子连接到第一电流源FET M7的漏极端子。第二电流源FET M8的漏极端子连接到求和节点14，并且被配置为向求和节点14提供基准电流。第一电流源FET M7的漏极端子还连接到电压移位FET M9的源极端子。电压移位FET M9的栅极和漏极端子都连接到电流差级联晶体管M3的栅极。电压移位FET M9是二极管连接输入MOS，用以形成输入电压移位。电压移位FET M9的漏极连接到整个偏置电路的输入基准电流源4(在图2、3和5中用作输入电流源4)。以这种方式，向电流差级联晶体管M3的栅极提供合适的偏置电压。
[0067]基准电流镜18向求和节点14提供基准电流nIKe;f的缩放副本。在该场景中，求和节点14被配置为将基准电流nIKrf的缩放副本与来自基准晶体管Q2的偏置电流(经由级联晶体管Q3接收)组合，以向电流差级联晶体管M3的源极提供差电流。如前所述，该差电流随后流过电流差模块5以偏置晶体管放大器Q1。
[0068]如上文所述，独立于PMOS晶体管M7和M8，PM0S晶体管M1、M2和M6中的每一个的源极端子连接到电压电源轨19。也就是说，独立于基准电流镜18，第一电流补偿镜15和第二电流补偿镜17连接到电源19。该特征降低了堆叠在电压电源轨19和接地20之间的器件的数量，从而允许来自较低电源电压的操作。此外，按照与晶体管放大器Ql对参考晶体管Q2基本相同的比例，将第二电流补偿镜17对第一电流补偿镜15进行尺寸缩放。以这种方式，由第二电流补偿镜17提供的电流名义上等于晶体管放大器Ql所需要的电流。
[0069]来自级联晶体管Q3的集电极端子的电流应当约等于来自基准电流镜18的电流，并且来自电流差模块5的输出电流应当约等于由第二电流补偿镜17提供的电流。
[0070]图7示意性示出了根据本公开另一个示例的偏置电路。与图6的电路类似，基准电流镜18用于向求和节点14提供基准电流并且还向电流差级联晶体管M3提供偏置。在该示例中，基准电流镜18由两个PNP双极性晶体管提供:第一电流源BJT Q6和第二电流源BJT Q7。第一电流源BJT Q6的集电极端子连接到基准电流源4。第一电流源BJT Q6和第二电流源BJT Q7 二者的发射极端子连接到电压电源轨19。在该示例中，第一电流源BJT Q6经由串联的第一电流源电阻器R4连接到电压电源轨19，并且第二电流源BJT Q7经由串联的第二电流源电阻器R5连接到电压电源轨19。第一电流源BJT Q6的基极端子连接到第二电流源BJT Q7的基极端子。第一电流源BJT Q6和第二电流源BJT Q7 二者的基极端子还连接到电压移位FET M9的源极端子。第一电流源BJT Q6的集电极端子还在节点22处连接到电压移位FET M9的栅极端子。电压移位FET M9的漏极连接到整个偏置电路的输入基准电流源4。第二电流源BJT Q7的集电极端子连接到求和节点14。
[0071]选择第一电流源电阻器R4和第二电流源电阻器R5的电阻值、第一电流源BJT Q6和第二电流源BJT Q7的晶体管面积，以便根据在第一电流源BJT Q6的集电极端子处接收的基准电流Iltef提供特定比例的输出电流nl Eef0如前所述，在求和节点14处，来自基准电流镜18的基准电流的缩放副本与来自基准晶体管Q2的偏置电流相加，并且差电流流过电流差级联晶体管M3以供应晶体管放大器Ql的基极端子。
[0072]还包括PMOS晶体管M9，以向第一电流源BJT Q6和第二电流源BJT Q7提供基极电流，使得基极电流不引入任何电流错误项。晶体管M9的源极端子连接到第一电流源BJT Q6和第二电流源BJT Q7的基极端子，并且漏极端子连接到接地。此外，晶体管M9的栅极端子连接到电流差级联晶体管M3的栅极端子以提供栅极电压。以这种方式，M9用作pnp镜设备Q6和Q7的基极电流补偿电路。这一点特别重要，原因在于，典型pnp的β值可以较低，例如低至50及以下，如果基极电流是从正常偏置电流源汲取的而非由Μ9“无偿(for free)”提供的，这就会导致严重的电流错误。
[0073]在该特定示例中，第一补偿FET Ml和第二补偿FET M2 二者的源极端子连接到第一电流源BJT Q6集电极端子，以向基准电流镜18提供附加输入电流。因此，基准电流镜18的输入电流等于