的时钟频 率。
[0140] 用于电路700的时钟频率可以如以上描述的那样固定，但是时钟频率也可以可 变。在一个示例中，时钟频率可以基于比较vIN-与veM而可变。添加用于变化时钟频率的电 路装置可能由于需要更多部件而造成增添的电路复杂性，但是同时，让时钟可变也可以通 过使电路700能够在更低时钟速度运行来减少功率消耗。
[0141] 图8A-8E是图示根据本公开内容的一种或者多种技术的用于控制差分信号的共 模的示例电路的各种信号的图形。如图8A中所示，图形802可以包括图示第一数字信号的 第一绘图804。在一些示例中，第一数字信号可以代表在图7的电路700的①a714A接收 的信号。
[0142] 如图8B中所示，图形806可以包括图示第一电压信号的第一绘图808、图示第二电 压信号的第二绘图810和图示第三电压信号的第三绘图812。在一些示例中，第一电压信号 可以代表在图7的电路700的VIN+701接收的信号。在一些示例中，第二电压信号可以代表 在图7的电路700的VIN_702接收的信号。在一些示例中，第三电压信号可以代表在图7的 电路700的电容器710的第一端子（即交替地连接到开关706A和开关706B的端子）的信 号。
[0143] 如图8C中所示，图形814可以包括图示第一电压信号的第一绘图816和图示第 二电压信号的第二绘图818。在一些示例中，第一电压信号可以代表在图7的电路700的 VQUT-704的信号。在一些示例中，第二电压信号可以代表在图7的电路700的V^+703接收 的信号。
[0144] 如图8D中所示，图形820可以包括图示第一电压信号的第一绘图822和图示第二 电压信号的第二绘图824。在一些示例中，第一电压信号可以代表在图7的电路700的电 容器710两端的电压。在一些示例中，第二电压信号可以代表在图7的电路700的电容器 712两端的电压。
[0145] 如图8E中所示，图形826可以包括图示第一差分电压信号的第一绘图828和图示 第二差分电压信号的第二绘图830。在一些示例中，第一差分电压信号可以代表在图7的 电路700的VIN+701接收的信号与在图7的电路700的VIN_702接收的信号之间的差值。在 一些示例中，第二差分电压信号可以代表在图7的电路700的V^+703接收的信号与在图7 的电路700的VQUT_704接收的信号之间的差值。如图8E中所示，第一绘图828和第二绘图 830可以基本上重叠。在一些示例中，第一绘图828和第二绘图830可以完美地重叠。
[0146] 图9是图示根据本公开内容的一种或者多种技术的可以用来监视电压电平的辅 助比较器900的一个示例的电路图。辅助比较器900可以例如与图7的电路700结合用来 控制cDa和Ob从高向低和低向高的转变。如图9中所示，辅助比较器900可以包括电压 输入（VIN) 902、Vc*输入904、比较器906、逻辑908和时钟输出910。
[0147] 在一些示例中，VIN 902可以连接到另一电路的差分电压输出。例如，VIN 902可以 连接到图7的电路700的VQUT+703或者VQUT_704。在一些示例中，时钟输出910可以连接到 另一电路的时钟输入。例如，时钟输出910可以连接到时钟线①a714A。作为另一示例，时 钟输出910可以经由反相器连接到图7的时钟线〇b，从而在时钟线0714B接收的时钟信 号与在时钟线①a714A接收的时钟信号互补和非重叠。
[0148] 在一些示例中，辅助比较器900可以包括可以配置为比较第一电压电平与第二电 压电平的比较器906。在一些示例中，比较器906可以是配置为比较第一电压电平与围绕第 二窗的窗以确定第一电压电平是否在窗内的窗比较器。在一些不例中，响应于确定第一电 压电平未在窗内，比较器906可以被配置为输出信号。例如，在VIN 902连接到图7的Vqut+703 而Vcm904连接到图7的Vc* 707时，比较器906可以被配置为响应于确定在Vqut+703的电 压电平已经超过围绕在VCM 707的电压电平的窗来向逻辑908输出信号。
[0149] 在一些示例中，辅助比较器900可以包括可以配置为输出一个或者多个时钟信号 的逻辑908。在一些示例中，逻辑908可以被配置为响应于从比较器906接收信号来轮换 时钟信号中的至少一个时钟信号。例如，响应于从906接收指不第一电压电平已经超过围 绕第二电压电平的窗的信号，逻辑908可以将在时钟输出910的时钟信号的逻辑电平从低 向高（其中信号在从比较器906接收信号之前为低）或者从高向低（其中信号在从比较器 906接收信号之前为高）轮换。以这一方式，辅助比较器900可以保持输入电压电平在设计 限制内。也以这一方式，辅助比较器900可以从输入信号动态性中去除依赖性。
[0150] 在一些示例中，比如在VIN 902接收的电压信号为静态时，在时钟输出910的信 号驱动的电路可以在第一采样循环之后去除输入共模。在一些示例中，比如在VIN 902接 收的电压信号为动态时，辅助比较器900 (与在时钟输入910的信号驱动的电路、例如电路 300组合）可以使输出共模通过一旦在VIN 902的电压电平超过允许的窗就对电容器中的 '^^^进行采样来恢复。在一些示例中，这一异步操作模式可以优化功率消耗并且最小化 输出共模变化。
[0151] 图10是图示根据本公开内容的一种或者多种技术的可以用来监视电压电平的辅 助比较器900的示例的进一步细节的电路图。如图10中所示，辅助比较器900可以包括 输入703、VCM输入707、比较器906、逻辑908、时钟输出①a714A和时钟输出①b714B。
[0152] 以上参照图7的电路700描述了VQUT+输入703、VCM输入707、时钟输出①a714A 和时钟输出714B的操作和特征。例如，在时钟输出714A的信号可以控制图7的 开关706的操作，而在输出Ob714B的信号可以控制图7的开关708的操作。以上参照图 9的电路900描述了比较器906的操作和特征。
[0153] 现在将参照若干时间段（例如t= 0、t=l、t= 2等）描述电路900的操作。如 以下将更具体描述的那样，时间段可以根据实现方式而为周期性或者非周期性。在一些实 现方式中，所有周期都是相等持续时间，而在其它实现方式中，周期可以是可变持续时间。 在一些实现方式中，所有偶数周期可以是相等持续时间，而所有奇数周期是相等持续时间， 但是偶数周期可以是与奇数周期不同的持续时间。
[0154] 在t= 1，可以假设在①a714A的信号为高而在①b714B的信号为低，这意味着 闭合开关706而关断开关708。在比较器906确定在VQUT+703的电压电平已经超过围绕VCM 的电压电平的窗时，比较器906可以向脉冲生成器912输出信号。脉冲生成器912可以从 比较器906接收信号并且向触发器914输出逻辑高脉冲。响应于接收脉冲，触发器914可 以轮换时钟信号（即714A和①b714B)。以这一方式，辅助比较器900可以保持输入 电压电平在设计限制内。也以这一方式，辅助比较器900可以从输入信号动态性中去除依 赖性。
[0155] 图11A-11E是图示根据本公开内容的一种或者多种技术的用于控制差分信号的 共模的示例电路的各种信号的图形。如图11A中所示，图形1102可以包括图示数字信号的 第一绘图1104。在一些示例中，数字信号可以代表触发器914在图10的辅助比较器900的 时钟线①a714A输出的时钟信号①a。
[0156] 如图11B中所示，图形1106可以包括图示第一电压信号的第一绘图1108、图示第 二电压信号的第二绘图1110和图示第三电压信号的第三绘图1112。在一些示例中，第一电 压信号可以代表在图7的电路700的VIN+701接收的信号。在一些示例中，第二电压信号可 以代表在图7的电容器710的第一端子的电压。在一些不例中，第三电压信号可以代表在 图7的电路700的VIN_702接收的信号。
[0157] 如图11C中所示，图形1114可以包括图示第一电压信号的第一绘图1116、图示第 二电压信号的第二绘图1118、图示第三电压信号的第三绘图1120和图示第四电压信号的 第四绘图1122。在一些示例中，第一电压信号可以代表在图7的电路700的VQUT_704的信 号。在一些不例中，第二电压信号可以代表在图7的电路700的VQUT+703的信号。在一些不 例中，第三电压信号可以代表在图7的电路700的比较器906使用的窗的上界。在一些示 例中，第四电压信号可以代表图7的电路700的比较器906使用的窗的下界。
[0158] 如图11D中所示，图形1124可以包括图示第一电压信号的第一绘图1126和图示 第二电压信号的第二绘图1128。在一些示例中，第一电压信号可以代表在图7的电路700 的电容器710两端的电压。在一些不例中，第二电压信号可以代表在图7的电路700的电 容器712两端的电压。
[0159] 如图11E中所示，图形1130可以包括图示第一差分电压信号的第一绘图1132和 图示第二差分电压信号的第二绘图1134。在一些示例中，第一差分电压信号可以代表在图 7的电路的VQUT+703的信号与在图的电路700的VQUT_704的信号之间的差值。在一些示例中 第二差分电压信号可以代表在图7的电路700的VIN+701与在图7的电路700的VIN_702的 信号之间的差值。如图11E中所示，第一绘图1132和第二绘图1134可以基本上重叠。在 一些示例中，第一绘图1132和第二绘图1134可以完美地重叠。
[0160] 图12是图示根据本公开内容的一种或者多种技术的用于控制差分信号的共模的 示例电路1200的电路图。电路1200可以包括输入VIN+1201、输入VIN_1202、差分处理电路 1205A、差分处理电路1205B(统称为"差分处理电路1205"）、输入Vc* 1207、时钟输入①a 1214A、时钟输入①b1214B、输出 ￥_+1203 和 ￥__1204。
[0161] 801和802、输出803和804以及VCM807。电路1200可以接收与在输入1201与 输入1202之间的差值对应的差分输入信号（VIN+-VIN_)并且产生与在输出1203与输出1204 之间的差值对应的差分输出信号（VOTT__VOTT+)。电路1200可以被配置为从差分输入信号中 去除共模电压的变化，从而差分输入信号更接近地匹配差分输出信号。
[0162] 差分处理电路1205A和差分处理电路1205B可以例如各自对应于图4的电路400、 图5的电路500或者图7的电路700。换而言之，差分处理电路1205可以各自具有如图4 中所示相同电容器和开关布置、如图5中所示相同电容器和开关布置或者如图7中所示相 同电容器和开关布置。
[0163] 电路1200也可以包括创建被移位180°的两个相位①a和①b的非重叠时钟生成 器（在图12中未不出）。可以分别在时钟输入和时钟输入Ob接收两个时钟相 位。因此，差分处理电路1205A与差分处理电路1205B异相180°操作。
[0164] 在第一阶段中，在差分处理电路1205A形成在输入1201和1202与输出1203和 1204之间的输出路径时，差分处理电路1205B形成在输入1202与Vc* 1207之间的VCM路 径。在第二阶段中，在差分处理电路1205A形成在输入1202与Vc* 1207之间的VCM路径时， 差分处理电路1205B形成在输入1201和1202与输出1203和1204之间的输出路径。差分 处理电路1205形成的输出路径和Vc*路径大体上对应于以上关于图7描述的相同输出路径 和VCM路径。差分处理电路1205中的每个差分处理电路可以在采样阶段与耦合阶段之间交 替。然而，由于差分处理电路1205A与差分处理电路1205B异相180°操作，所以电路1200 可以产生在输出1203和1204两端的连续或者接近连续输出信号。
[0165] 图13是图示根据本公开内容的一种或者多种技术的用于控制差分信号的共模的 示例电路1300的电路图。如图13所示，电路900可以附接到电路1200以生成互补非重 叠时钟信号1214A和时钟信号①b1214B。在一些示例中，电路1200的VQUT_1204也 可以连接到电路900的比较器906。在这样的示例中，比较器906可以比较输出共模电压 (V〇p+V〇n)/2或者与它成比例的信号与固定电压Vc*。以这一方式，电路1300可以在必需时 通过触发输入采样来减少输出共模以固定参考VeM为参考的最大变化。差分处理电路1205 中的每个差分处理电路可以在采集模式与跟踪模式之间交替。然而，由于差分处理电路 1205A与差分处理电路1205B异相180°操作，所以电路1200可以产生在输出1203和1024 两端的连续或者接近连续输出信号。
[0166] 图14是图示根据本公开内容的一种或者多种技术的用于测量差分信号的示例电 路1400的电路图。