进行控制和编码，例如，VCOl频率控制部分180、VCOl分配器网络140以及分频器网络210、220和230。微控制器160使用控制总线161来控制VCO频率控制单元180，并且使用控制总线162来控制LO分频器单元210、220和230。
[0061]信号151用作收发器内的微处理器160和其他数字逻辑的时钟，信号152用作ADC260的采样时钟，而信号153用作DAC250的采样时钟。信号151、152和153都是从信号145获得的，而信号145也被收发器用作RF载波信号，因此使得块140、210、220和230内实施的所有因子都是独立的整数而非分数，那么由信号151、152或153引起的任何时钟谐波干扰将被视作处于RF载波频率之下。即使载波信号的频率发生改变，时钟谐波干扰与载波信号频率之间的这种关系也仍然存在。因此，就有可能改变载波信号频率并且仍然以相同的方式对时钟载波干扰进行补偿。
[0062]图4，另一实施例
[0063]图4示出了类似于图3的电路部分300，并且图示了图3所示的时钟生成系统的扩展。DAC250现在将信号353用作时钟信号。信号353的生成方式是将信号145施加到一组LO分频器310,320和330。还示出了中间信号305和315。LO分频器310,320和330由微控制器160使用控制总线362进行控制。信号353是使用一组L03分频器(310、320和330)生成的，这组分频器的功能与那组L02分频器(210、220和230)相同，但是可以由微控制器160独立地进行编程。这准许待编程的信号152和353具有不同的频率，并且可以独立地发生改变，但同时都是从信号145获得的。
[0064]图5，具有可选载波的另一实施例
[0065]图5示出了类似于图4的电路部分400，并且图示了图4所示的时钟生成系统的扩展。开关410用以将VCOl分配器网络140或VC02分配器网络440连接到LOl分频器210。开关410还用于将VCOl分配器网络140或VC02分配器网络连接到L02分频器310。LO分频器210和310分别由来自开关410的信号415和445驱动。VC02分配器网络440由VC02频率控制单元480进行馈送，频率控制单元480由微控制器160使用控制总线461进行控制。在另一变体(未图示)中，数字时钟信号151也可以从中间信号205和215中的任一者获得。
[0066]图6到图10，回落控制的实施
[0067]图6示出了用于实施回落控制单元240的电路的部分500。回落逻辑子单元520使用输入信号111和151的状态来确定如何控制开关子单元510。回落开关子单元510可以用于将输出信号241连接到输入信号111或者连接到输入信号151。
[0068]图7示出了图表600，该图表图示了在回落控制单元240的典型操作期间，信号151、111和241随着时间过去的波形。由于对VCO频率控制170进行重新编程，因此，时钟信号151可以进入未知状态630。在这种情况下，回落控制单元240用于确保数字时钟信号241维持在已知状态下，从而微控制器160可以继续正确运作。在时刻610之前，信号151和回落输出信号241是相同的。在时刻610，信号151进入为未定义状态630，直至时刻620为止。在时刻610之后，回落控制子单元520无法再对信号151的时钟周期进行检测或计数。如果这种状况持续的时间比参考块111的预设时间量(时间间隔640)长，那么回落控制子单元510会将回落输出信号241连接到信号111。
[0069]图8示出了步骤的序列700，以图示在确定是否进入回落模式时，回落控制子单元520中执行的典型决策过程。如果对VC0130进行重新调谐，那么信号135和所有衍生信号都将变得不稳定，直至VC0130的输出端处的信号135返回到稳定状态为止。如步骤720、730和770所示，在参考时钟111的每个周期中，通过检测输入时钟151的至少一个边沿，回落逻辑子单元520对时钟151的稳定性和存在情况进行监测。在终端710处开始之后，回落计数器在步骤770中清零。所述过程在步骤720处暂停，在该步骤中，子单元520会一直等待，直至它检测到参考时钟信号111的时钟边沿为止。在下一步骤中，子单元520确定它是否已经检测到信号151的时钟边沿。如果所述子单元检测到时钟边沿，那么回落计数器在步骤770中清零，并且子单元520返回到步骤720。在时间段630中，当信号151进入未知状态时，回落逻辑子单元520将执行步骤740和750。如果未检测到信号151的时钟边沿，那么回落计数器在步骤740中增大。在步骤750中，将回落计数器的值与预设阈值进行比较。如果回落计数器的值低于预设阈值，那么子单元520返回到步骤720，否则，它会在步骤760中进入回落模式。如果在参考时钟111的预设时间量640中未检测到时钟信号151，那么回落逻辑子单元520对回落开关子单元510进行配置，以将输入信号111连接到输出信号 241。
[0070]图9示出了步骤的序列800，图示在确定是否离开回落模式时，回落控制子单元520中执行的典型决策过程。在第一实施例中，在终端步骤800处开始之后，回落计数器在步骤770中清零。在时间段630结束时出现的时刻620处，信号151返回到稳定状态，并且回落控制子单元520可能会对回落开关子单元510进行重新配置，以将输入信号151连接到输出信号241。步骤820、830和840组合起来对参考时钟信号进行计数，并且将计数结果与预设阈值进行比较。当超过预设阈值时，子单元520在步骤850中指示子单元510将信号241重新连接到信号151。因此，在参考时钟111的预设时间量过去之后，回落控制子单元510会进行此重新配置，这是由于在步骤760中进入了回落模式。
[0071]图10示出了步骤的替代序列。在终端步骤815处开始之后，子单元520在步骤825中确定信号151是否稳定，如果确定结果是肯定的，那么回落控制单元在步骤835中离开回落模式。在一个替代变体中，在预定义时间间隔内，通过检测时钟151的至少一个边沿，回落逻辑子单元520对输入时钟151的稳定性和存在情况进行监测。
[0072]图11，选择时钟频率
[0073]图11示出了步骤的序列900，图示为了选择ADC260、DAC250以及数字时钟151的时钟频率，微处理器160中执行的程序的一部分的一个实例。微控制器160确定如何对分频器210、220和230以及分频器310、320和330进行编码，以获得ADC采样时钟152、DAC采样时钟353以及数字时钟151的时钟频率，这些时钟频率处于或超过相应的目标频率。目标频率的设置可以使用一些标准，这些标准包含，但不限于，满足尼奎斯特第一采样定理、过采样噪音降低增益的功率最小化和最大化。
[0074]在终端步骤910处开始之后，步骤920确定LO信号145的当前频率。在步骤930中，读取ADC152、DAC353以及数字时钟151的目标时钟频率。在步骤940中，对分频器设置Nadc进行选择以满足步骤940中的约束，S卩，Nadc可以作为来自分频器210、220和230的组合的因子进行实施。在步骤950中，对分频器设置Ndac进行选择以满足步骤950中的约束，即，Ndac可以作为来自分频器310、320和330的组合的因子进行实施。在步骤960中，对分频器设置Ndig进行选择以满足步骤960中的约束，S卩，Ndig可以作为来自分频器210、220和230的组合的因子进行实施。
[0075]在一些情况下，微控制器160会考虑到链路层参数，例如，数据率、调制阶数、信道编码强度等，以对ADC采样时钟152、DAC采样时钟353和数字时钟151的时钟频率进行优化。时钟的生成可以根据链路层控制参数来考虑所需的输入SNR。例如，可以考虑以下情况，对高阶调制进行无误差解码需要来自收发器的特定SINAD，以及将时钟相关干扰的SINAD贡献重新指定为相对较高，以便提高处理速度。
[0076]图12，选择时钟频率以减少干扰
[0077]图12示出了两个不同时刻下的接收信号的频谱并且示出了三个可能的时钟谐波干扰信号。在一个接收器中，时刻O处存在可用于选择数字时钟频率的三个选项{clockl, clock2, clock3}。时钟频率选项中的每个选项分别生成了一组对应的干扰信号A、B和C中的一个干扰信号。在时刻0，这些可能的干扰信号中只有一个干扰信号位于期望的信号频带中，即，干扰信号B。因此，在时刻0，可以选择数字时钟频率clockl或clock3中的一者，而无需生成处于期望的信号频带中的干扰信号。在时刻1，期望信号的频率位置发生改变，使得它现在与干扰信号A重叠。因此，在时刻1，选择时钟频率clock2或clock3中的一者。
[0078]图13，发射信号的频谱
[0079]图13示出了在两个不同时刻的发射信号的频谱并且示出了两个可能的时钟谐波干扰信号。在一个发射器中，存在可用于选择数字时钟频率的两个选项{clockl，clock2}。这两个时钟中的每一者均具有各自对应的干扰信号{X，Y}，所述干扰信号是作为时钟生成过程的副产物产生的。在图中，只有干扰信号Y位于特许带宽内。典型的蜂窝发射器具有集中在特许带宽上的SAW带通滤波器(BPF)。因此，位于特许带宽之外的自生成干扰信号将会因带通滤波而被减弱。因此，在这种情况下，有利的是选择时钟频率clockl，从而对应的干扰信号X位于特许带宽之外。因此，在多频带收发器中，同样有利的是在两个不同的特许频带之间进行切换时能够改变时钟频率。
[0080]图14，发射信号频谱
[0081]图14示出了两个不同采