对输入信号进行采样的采样电路及其控制方法
【技术领域】
[0001]本发明实施例涉及信号采样技术领域，具体而言，涉及一种对输入信号进行采样的采样电路及其控制方法，其能够减少信道之间的失配源(mismatch sources) ο
【背景技术】
[0002]传统上使用时间交错式架构实现高速及高分辨率的模数转换器(analog-to-digital converter ;ADC，下文以ADC表示模数转换器)。然而，偏移误差、增益误差及定时偏斜(timing skew)可降低时间交错式ADC的性能。与偏移误差及增益误差相比，减少定时偏斜更为困难。尽管将输入信号传输到每一个信号路径(通道)所需的时间是相同的，但各信号路径之间的设备会由于过程限制而导致失配，其中失配设备即为失配源。
[0003]当前，减少定时偏斜的传统方法是使用主时钟采样技术，但在主时钟采样的控制逻辑中仍会出现设备失配。
【发明内容】
[0004]鉴于此，本发明实施例提供一种对输入信号进行采样的采样电路及其控制方法，能够减少各信号路径之间的失配源，减少由失配源导致的定时偏斜。
[0005]本发明一实施例提供一种对输入信号进行采样的采样电路，包括信号产生电路、采样开关及控制电路，信号产生电路用于产生第一控制信号，采样开关具有控制节点，并用于根据控制节点的信号电平确定输入信号的采样时间，控制电路用于控制控制节点的信号电平，其中当控制节点的信号电平对应于第一电平时，且在改变第一控制信号的信号电平以将控制节点的信号电平调节到第二电平之前，控制电路将第一控制信号耦接到控制节点。
[0006]本发明另一实施例提供一种采样电路的控制方法，该采样电路包括具有控制节点的采样开关，采样开关根据控制节点的信号电平确定输入信号的采样时间，该方法包括:产生第一控制信号；当控制节点的信号电平对应于第一电平时，且在改变第一控制信号的信号电平以将控制节点的信号电平调节到第二电平之前，将第一控制信号耦接到控制节点。
[0007]本发明又一实施例提供一种对输入信号进行采样的采样电路，包括信号产生电路、多个采样开关及控制电路，信号产生电路用于产生第一控制信号，每个采样开关均具有控制节点，并用于根据控制节点处的信号电平确定输入信号的采样时间，控制电路用于控制每个采样开关的控制节点的信号电平，其中当控制节点的信号电平对应于第一电平时，且在改变第一控制信号的信号电平以将控制节点的信号电平调节到第二电平之前，控制电路将第一控制信号耦接到控制节点，其中控制电路将第一控制信号交替地耦接到各采样开关的控制节点。
[0008]本发明实施例的采样电路及其控制方法，使得各信号路径之间的失配源可仅为采样开关，因此可减少失配源，并减少由失配源导致的定时偏斜。并且，通过增大采样开关的设备尺寸(例如，增大采样晶体管的门极宽度及/或门极长度)可进一步减少失配源。另夕卜，采样电路由于可使用一个或多个底板采样及保存缓冲电路，因此还可以被融合在乘法数模转换器(multiplying digital-to-analog converter, MADC)中。
【附图说明】
[0009]图1是本发明一实施例的采样电路的等效示意图；
[0010]图2是图1所不的控制电路一实施例的等效不意图；
[0011]图3是图1所不的控制电路另一实施例的等效不意图；
[0012]图4是本发明另一实施例的采样电路的等效示意图；
[0013]图5是图4所不一米样开关的控制电路一实施例的等效不意图；
[0014]图6是图5所示采样开关的控制电路中多个信号的时序图；
[0015]图7是图4所示一采样开关的控制电路另一实施例的等效示意图。
【具体实施方式】
[0016]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，本发明以下所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中描述的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明所保护的范围。
[0017]为减少由时间交错式采样及保持电路中各信号路径之间的失配源引起的定时偏斜，本发明实施例的采样方案利用单一控制信号(例如，主时钟信号)控制各信号路径中的采样开关，从而执行采样操作。由于该采样方案可控制采样开关的控制逻辑的时序，因此各信号路径中采样开关的控制电路之间的设备失配不会导致定时偏斜。
[0018]图1是本发明一实施例的采样电路的等效示意图。在本实施例中，采样电路100可被视为时间交错式ADC中的采样电路，该采样电路100使用底板(bottom plate)采样对各信号路径(或通道)中的信号输入(包括输入信号Vip及输入信号Vin)进行采样。如图1所示，采样电路100包括多个输入开关SWp及SWn、多个电容器4及Cn、采样开关Mss、多个晶体管开关Msp及Msn、信号产生电路110以及控制电路120。
[0019]在跟踪/采样模式中，输入开关SWp将输入信号V IP耦接到电容器C P的端子T P2，采样开关Mss及晶体管开关M…及M SN接通并对输入信号V ^进行采样，其中输入信号V IP的采样时间主要取决于采样开关Mss的开关状态。在保持模式中，电容器C P的端子T Ρ2.接到接地电平(图1中未示出)而非耦接到输入信号Vip，采样开关Mss及晶体管开关Msp及Msn断开。类似地，输入开关SWn可将输入信号V ^选择性地耦接到电容器C Ν的端子T Ν2，且输入信号Vin的采样时间主要取决于采样开关Mss的开关状态。鉴于所属领域的技术人员应理解采样及保持操作，故为简洁起见，此处不再予以赘述。
[0020]在本实施例中，输入开关SWp可为自举开关(bootstrap switch)，包括电平移位电路(level shift circuit)Vdp及晶体管|/^，输入开关5胃(^亦可为自举开关，包括电平移位电路Vdn及晶体管M INo
[0021]再次参阅图1所示，采样开关Mss具有控制节点Ncts、连接节点Nesi及连接节点Ncs2，其中连接节点Ncsi親接到电容器C P的端子T P1，连接节点Ncs2親接到电容器C N的端子T N1，且采样开关Mss可根据控制节点N⑽处的信号电平来确定对输入信号的采样时间。
[0022]晶体管开关Msp具有控制节点N ετΡ、连接节点队?及连接节点N eP2，其中控制节点Nctp親接到采样开关M ss的控制节点N CTS,连接节点Nepl親接到预定电压V eM(例如共模电压(common mode voltage))，连接节点Nep2親接到采样电路M ss的连接节点N CS1。晶体管开关Msn具有控制节点N CTN、连接节点NeN1及连接节点N εΝ2，其中控制节点Nctn耦接到采样开关M ss的控制节点Ncts，连接节点NeN1^接到采样开关M ss的控制节点N CS2,连接节点NeN2^接到预定电压VCM。
[0023]信号产生电路110用于对控制电路120产生控制信号CKM(例如，主时钟信号)，且控制电路120可根据控制信号CKm调节采样开关Mss的控制节点Ncts的信号电平，从而控制采样开关Mss的开关状态。例如，当控制节点Ncts的信号电平对应于第一电平(例如低电平)时，采样开关Mss接通，当控制节点Ncts的信号电平对应于与所述第一电平不同的第二电平(例如高电平)时，采样开关Mss断开。
[0024]为减小由于各信号路径之间的设备失配造成的定时偏斜，当欲将控制节点Ncts的信号电平从第一电平调节到第二电平(即，切换采样开关Mss的开关状态)时，控制电路120可在控制信号CKm的信号电平变化到预定电平以调节控制节点Ncts的信号电平之前，将控制信号CKm親接到控制节点N CTS。换言之，在控制信号CKm親接到控制节点N CTS之后，控制信号CKm的信号电平变化到预定电平以将