OS晶体管130和pMOS晶体管131可作为隔离器件来操作以减少经由传输门127接收到的数据的锁存期间的争用。
[0032]反相器128的输出可以被耦合到与非逻辑门119的一个输入，并且控制信号105可以被耦合到与非逻辑门119的第二输入。与非逻辑门119的输出可被耦合到信号输出135。反相器128的输出可以被親合到反相器120的输入，并且反相器120的输出可以被親合到信号输出136。
[0033]主控级101可以通过第一晶体管堆栈、第二晶体管堆栈、和反相器110来被耦合到控制信号105-107。从动级102可以在或非逻辑门122的输出处被耦合到主控级101。从动级102可以通过与非逻辑门119和反相器120来被耦合到信号输出135和136。主控级101的传输门121和从动级102的传输门127可以经由或非逻辑门133和反相器109来被親合到时钟信号输入103。
[0034]或非逻辑门133可以响应于时钟信号103和控制信号104以生成时钟信号103的经选择性地门控的反相经延迟版本。由于或非逻辑门133的输出取决于时钟信号103和控制信号104两者，因此或非逻辑门133可以经由控制信号104来提供对时钟信号103的时钟门控反相器109可以响应于或非逻辑门133，并且可以被配置成输出时钟信号103的经延迟版本(并且该信号可由控制信号104门控)。或非逻辑门133的输出(例如，时钟信号103的经选择性地门控的反相版本)以及时钟信号103的经延迟版本可被提供到异步重置触发器100的主控级101和从动级102。当控制信号104是重置信号时，主控级101可以响应于重置输入(经由或非逻辑门122)以在重置模式中重置主控级101。主控级101配置成在重置模式中重置从动级102。从动级102可以被与控制信号104隔离开来(例如，从动级102不连接到控制信号104)。在特定实施例中，异步重置触发器100包括不多于两个的传送门。
[0035]在操作期间，当控制信号104是逻辑零时，控制信号106经由响应于控制信号输入105-107(并响应于反相器110的提供控制信号105的反相版本的输出)的第一晶体管堆栈和第二晶体管堆栈在主控级101处接收被接收。当时钟信号103为逻辑零时，控制信号106被锁存到主控级101中，而当时钟信号为逻辑一时，控制信号106的反相版本被保持在主控级101的输出处。当时钟信号103是逻辑一时，主控级101的输出可被锁存到从动级102中，而当时钟信号为逻辑零时，主控级101的输出的反相版本可以被保持在从动级102的输出138处。
[0036]当控制信号104为逻辑一时，主控级101中的或非逻辑门122可以输出独立于控制信号105-107且独立于时钟信号103的逻辑低值(例如，逻辑零)。或非逻辑门133可以将或非逻辑门133的输出保持到逻辑零，以使得从动级102的传输门127停留在通过状态并且经由晶体管130和131将反相器128的输入与电源电压和接地隔离开来。因为当控制信号104为逻辑一时主控级101的输出可以停留在逻辑低值，所以从动级102的输出138可以在重置操作期间被重置成逻辑一。
[0037]在特定实施例中，或非逻辑门133的输出被配置成被提供到多个触发器电路。例如，时钟路径的或非逻辑门133和反相器109可以被耦合到多个重置触发器(S卩，多对主控部分和从动部分)。
[0038]通过藉由在重置模式期间将传输门127保持在通过状态来利用或非逻辑门133控制去往反相器128的输入，异步重置触发器100并不(如在常规异步重置触发器中那样)使用从动级102中的重置晶体管来控制去往反相器128的输入。通过避免使用重置晶体管，与重置晶体管相关联的电流也被避免。由此，异步重置触发器100可以使保留触发器(例如，重置触发器)能降低漏泄电流。降低漏泄电流降低了保留触发器的总体功耗。
[0039]图2解说了异步重置异步重置触发器200的另一特定实施例。相比于图1的异步重置触发器100，异步重置触发器200用从动级202中的与非逻辑门204替代了图1的反相器128，并且用反相器210替代了或非逻辑门133。异步重置触发器200可包括图1的主控级101和响应于主控级101的从动级202。从动级202可包括可响应于主控级101的输出和重置信号(经由重置路径208，其可包括控制信号104和反相器206)的与非逻辑门204。与非逻辑门203可响应于重置路径208上的反相器206。反相器210可响应于时钟信号 103。
[0040]当控制信号104是重置信号时，与非逻辑门204可配置成在正常操作模式期间用作反相器(即，从动级202不由主控级101重置)以及在重置操作模式期间执行重置功能(例如，从动级202由控制信号104经由重置路径208重置)。当控制信号104为逻辑零时，异步重置触发器200可以处于正常操作模式中。与非逻辑门204可输出在从动级202处从主控级101接收到的输入信号的反相版本。当控制信号104为逻辑一时，异步重置触发器200可以处于重置模式，并且与非逻辑门204可以输出逻辑一。
[0041]虽然反相器20被添加在重置路径208中，但是相较于常规异步重置触发器而言，面积开销(尤其是在触发器托盘中的面积开销，在触发器托盘中，反相器206的输出可以被提供到多个触发器)被降低。在异步重置触发器200中，相较于采用两个以上晶体管作为保持器晶体管的常规异步重置触发器来说，(晶体管131、132的)保持器反馈可以更强。
[0042]通过在重置模式期间利用与非逻辑门204来控制从动级202的输出212，异步重置触发器200不是(如在常规异步重置触发器中那样)使用从动级202中的重置晶体管来控制从动级202的输出212。与重置晶体管相关联的漏泄电流被避免了。
[0043]为了进一步降低异步重置触发器200的功耗，pMOS晶体管131和132的宽度可被增加。例如，传输门127的输出可以被耦合到两个串联耦合的下拉晶体管129和130，并且两个串联耦合的上拉晶体管131和132的宽度可以大于这两个串联耦合的下拉晶体管129和130的宽度。通过该技术，异步重置触发器200的总电路面积可以即使在pMOS晶体管131和132的面积增加时也维持基本上不改变。在特定实施例中，当晶体管131和132的宽度从IlOnm增加30纳米(nm)到140nm时，异步重置触发器200的保留电压被降低大约20mV。在另一特定实施例中，当晶体管131和132的大小被增加30%时，异步重置触发器200的保留电压被降低额外的30mV。为了进一步降低异步重置触发器200的功耗，nMOS晶体管129和130的宽度可以被降低，诸如降低到制造技术可达成的最小宽度。例如，这两个串联耦合的晶体管129和130的宽度可以大约等于制造规则所准许的最小宽度。
[0044]应当理解，之前两个实施例(图1的异步重置触发器100和图2的异步重置触发器200)或此类实施例的方面能够与其他设计和/或工艺技术组合。在特定实施例中，高阈值电压重置晶体管被使用在从动级202中。在另一特定实施例中，下拉nMOS晶体管129和130被用高阈值电压晶体管替代。
[0045]在特定实施例中，为了进一步降低异步重置触发器200的功耗，主控级101的传送门121由三态反相器替代。替换地，附加输入信号(未示出)可以被添加到主控级101，从而输入信号迫使主控级101在保留模式期间输出逻辑一。添加三态反相器或附加的输入信号可以将异步重置触发器200的保留电压降低大约15mV。
[0046]在特定实施例中，两个重置晶体管(未示出)被使用在从动级202中以降低漏泄电流，因为在快角点中，两个串联耦合的重置晶体管漏泄的可能性(由于工艺差异)低于一般用在常规异步重置触发器中的单个重置晶体管中漏泄的可能性。添加两个串联耦合的重置晶体管而非单个重置晶体管可以将异步重置触发器的保留电压降低大约20mV。
[0047]图3解说了异步重置触发器300的另一特定实施例。异步重置触发器300可包括主控级302和图1的从动级102。相较于图1的异步重置触发器100，代替主控级302中的或非逻辑门122，主控级302包括与非逻辑门304。而且，控制信号104是设置信号而非重置信号。相应地