专利名称：保持触发器的制作方法
技术领域：
本发明涉及保持触发器，更具体地，涉及具有主从锁存器的保持触发器。
背景技术：
许多电路设计都需要从休眠模式唤醒之后快速恢复运行。在这些设计中，需要在进入休眠模式之前保存当前的数据状态，并且在唤醒时恢复该状态。一种这样的片上保持方法是所谓的双引脚气球式寄存器，其使用独立的保存和恢复控制引脚以及用于进行保持的第二保存锁存器。该双引脚气球式寄存器在图1中示出。图1是现有技术的保持寄存器10的高级框图。该保持寄存器10基于传统的D型触发器，其由主从锁存器12、14表示。如本领域技术人员所熟悉的，在正边沿时刻(或者如果时钟输入为低电平有效，则为负边沿时刻)，D触发器的Q输出通常呈现D输入状态。这就是之所以称为D触发器的原因，由于输出取D输入或数据输入的值，所以将其延迟一个时钟计数。该保持寄存器具有额外的数据保存电路，其有时被称为“阴影(shadow) ”锁存器或者 “气球式(balloon) ”锁存器16。D触发器的锁存器12、14由标准的低Vt晶体管设计而成， 而气球式锁存器16由弱高Vt晶体管设计而成。该第三锁存器16连接至常开电源(always on power supply)(真实VDD)，并保持该寄存状态，而漏(leaky)主从寄存器锁存器在休眠模式下断电。在任何从断电到主动模式(active mode)或反之的转换时，该设计要求用于在气球式锁存器和触发器之间反复转移数据的复杂定时。该设计的复杂性在某种程度上源于无论时钟状态如何，都允许保持寄存器恢复数据值。如果时钟为低，并且主锁存器打开且对输入数据进行采样，则所保持的值被强制进入从锁存器。然而，如果时钟为高，则保持锁存器值被强制进入主锁存器，然后当时钟转为低时，该保持触发器值被传递到从锁存器。该设计还存在大尺寸、大功率及延迟相关的问题。期望一种较低功率、较小面积的保持触发器。
发明内容
在本发明的一个实施例中，主从保持触发器包括主锁存器，用于锁存输入数据信号并基于输入时钟信号输出锁存的主锁存器数据信号；从锁存器，连接至主锁存器的输出端，并用于基于输入时钟信号输出锁存的从锁存器数据信号；以及保持锁存器，嵌入主锁存器和从锁存器之一中，用于基于断电控制信号在断电模式下保存数据。其中，所述触发器包括由虚拟VDD电源供电的第一组器件，以及由恒定VDD电源供电的第二组器件。其中，所述保持锁存器嵌入所述从锁存器中，所述主锁存器只包括选自所述第一组器件中的器件，并且所述从锁存器包括选自所述第一组器件和所述第二组器件中的器件。其中，所述保持锁存器嵌入所述主锁存器中，所述从锁存器只包括选自所述第一组器件中的器件，并且所述主锁存器包括选自所述第一组器件和所述第二组器件中的器件。其中，嵌入有所述保持锁存器的所述主锁存器或所述从锁存器包括在正常操作模式期间可操作的主存储器环以及在所述断电模式期间可操作的次存储器环，其中，所述主存储器环和所述次存储器环共享至少一个器件。其中，至少一个共享的器件是反相器。其中，所述触发器包括由虚拟VDD电源供电的第一组器件以及由恒定VDD电源供电的第二组器件，其中，至少一个共享的器件是选自所述第二组器件的器件。 其中，所述主存储器环包括具有用于接收数据设置信号的输入端的逻辑门以及具有用于接收数据复位信号的输入端的逻辑门中的一个或两个。其中，所述主存储器环包括第一反相器和第二反相器，连接在所述第一反相器的输出端和所述第二反相器的输入端之间的第一通过门以及连接在所述第二反相器的输出端和所述第一反相器的输入端之间的第二通过门，其中，所述第一通过门通过所述断电控制信号进行控制，以及所述第二通过门通过所述输入时钟信号进行控制，以及其中，所述次存储器环包括所述第二反相器、输入端连接到所述第二反相器的输出端的第三反相器以及连接在所述第三反相器的输出端和所述第二反相器的输入端之间的第三通过门，其中，所述第三通过门通过所述断电控制信号进行控制。其中，所述主存储器环进一步包括第四反相器和第五反相器，所述第四反相器连接在所述第一反相器的输出端和所述第二反相器的输入端之间，以及所述第五反相器连接在所述第二反相器的输出端和所述第一反相器的输入端之间。其中，所述第二反相器是NAND门的一部分，所述NAND门具有用于接收数据设置信号的输入端，和/或所述第一反相器是与NAND门的一部分，所述NAND门具有用于接收数据复位信号的输入端。在本发明的一个实施例中，一种主从保持触发器包括主锁存器，用于锁存输入数据信号，并基于输入时钟信号输出锁存的主锁存器数据信号；从锁存器，连接到所述主锁存器的输出端，并用于基于所述输入时钟信号输出锁存的从锁存器数据信号；以及保持锁存器，嵌入所述主锁存器和所述从锁存器之一中，并用于基于断电控制信号在断电模式下保存数据，其中，所述触发器包括通过虚拟VDD电源供电的第一组器件以及通过常开VDD电源供电的第二组器件，其中，具有嵌入的保持锁存器的主锁存器或从锁存器包括选自所述第一组器件和所述第二组器件的器件，并且其他主锁存器和从锁存器仅包括选自所述第一组器件的器件，并且其中，所述输入时钟信号在断电模式期间无效。其中，具有嵌入的保持锁存器的主锁存器或从锁存器包括在正常操作模式期间可操作的主存储器环以及在所述断电模式期间可操作的次存储器环，其中，所述主存储器环和所述次存储器环共享至少一个器件，所述至少一个共享的器件是选自所述第二组器件的器件。其中，所述至少一个共享的器件是反相器。其中，所述主锁存器和所述从锁存器中的每一个都包括具有用于接收数据设置信号的输入端的逻辑门以及具有用于接收数据复位信号的输入端的逻辑门中的一个或两个。其中，所述保持锁存器嵌入到所述主锁存器中。
其中，所述保持锁存器嵌入到所述从锁存器中。
其中，所述第二组器件被设计为比所述第一组器件显示出更低的漏电流。在本发明的一个实施例中，一种主从保持触发器包括主锁存器，用于锁存输入数据信号，并基于输入时钟信号输出锁存的主锁存器数据信号；从锁存器，连接到所述主锁存器的输出端，并用于基于所述输入时钟信号输出锁存的从锁存器数据信号；以及保持锁存器，嵌入到所述主锁存器和所述从锁存器之一中，并用于基于断电控制信号在断电模式下保存数据，其中，所述触发器包括通过虚拟VDD电源供电的第一组器件以及通过常开VDD电源供电的第二组器件；其中，具有嵌入的保持锁存器的主锁存器或从锁存器包括选自所述第一组器件和所述第二组器件的器件，并且其他主锁存器和从锁存器仅包括选自所述第一组器件的器件，并且其中，具有嵌入的保持锁存器的主锁存器或从锁存器包括在正常操作模式期间可操作的主存储器电路以及在所述断电模式期间可操作的次存储器电路，其中， 所述主存储器电路和所述次存储器电路共享至少一个器件，所述至少一个共享的器件是选自所述第二组器件的器件。其中，所述主存储器电路包括连接成环的第一反相器和第二反相器、连接在所述第一反相器的输出端和所述第二反相器的输入端之间的第一通过门、以及连接在所述第二反相器的输出端和所述第一反相器的输入端之间的第二通过门，其中，所述第一通过门通过所述断电控制信号进行控制，以在所述正常操作模式期间传送数据，并且所述第二通过门通过所述输入时钟信号进行控制，以及其中，所述次存储器电路包括所述第二反相器、输入端连接到所述第二反相器的输出端的第三反相器、以及连接在所述第三反相器的输出端和所述第二反相器的输入端之间的第三通过门，其中，所述第三通过门通过所述断电控制信号进行控制，以在断电模式期间传送数据，所述至少一个共享的器件是所述第二反相器。本发明的上述以及其他特征将从以下结合附图提供的本发明的较佳实施例的详细描述更好地理解。
附图示出了本发明的较佳实施例和有关本公开的其他信息，其中图1是现有技术的保持触发器的框图。图2A和图2B是根据本发明的保持触发器的实施例的框图。图3A-3B和图3D-3E是具有嵌入从锁存器的保持锁存器的保持触发器的实施例。图4A-4B和图4D-4E是具有嵌入主锁存器的保持锁存器的保持触发器的实施例。图3C和图4C是示出对于分别具有图3A/3B和图4A/4B的保持触发器的装置转换到休眠模式以及从休眠模式进行转换的时序图。图5和图5A示出了对于具有单块保持触发器模块的片上系统(SoC)设计的电源连接布局。
具体实施例方式示例性实施例的描述应结合附图进行理解，附图被认为是整个说明书的一部分。 相关术语是为了描述简便，并且不需要装置以特定定向建构或操作。除非另有特别说明，关于通信、连接等的术语，例如“连接”和“互连”是指部件通过中间结构直接或间接与另一部件相连。
这里提供了一种改进的保持触发器设计。该保持触发器显示出了在操作和休眠模式下极好的布局尺寸、减小的漏电功率以及良好的定时性能。图2A和图2B示出了保持触发器100A、100B的实施例的高级(high level)描述。 在图2A中，保持触发器100A包括与从锁存器120A相连的主锁存器110A。响应于断电控制信号PD(poWer down control signal)的保持触发器130A嵌入主锁存器110A，用于在断电模式期间保持数据。在图2B中，保持锁存器130B嵌入从锁存器120B而不是主锁存器 IlOB中。如以下更详细的描述，将保持锁存器嵌入主锁存器和从锁存器之一中从主锁存器和从锁存器之间的关键路径中去除了保持电路(与图1的保持触发器10相比)，这降低了设计复杂性以及解决了定时问题，并且能够改进功率效率。图3A示出了作为D型触发器嵌入的保持触发器的实施例。该保持触发器包括与从锁存器电路240连接的主锁存器电路210。在该实施例中，保持锁存器嵌入从锁存器240。 浓阴影中所示的器件(即，反相器和传输/通过门)表示通过虚拟VDD源(即，在断电/休眠模式期间为低的VDD源)供电的器件。淡灰阴影(还由框250示出)中的器件表示由真实常开VDD源(即，在断电期间仍可用的VDD源)供电的器件。这两组器件可具有不同的阈值电压(Vt)、栅极长度、结掺杂浓度、栅极氧化物厚度、基板偏压等。在实施例中，通过真实VDD供电的器件显示出比通过虚拟VDD供电的器件更低的漏电流，而漏电流在休眠模式期间是很重要的问题。 输入数据信号被表示为数据信号D，以及输出数据信号被表示为输出Q。时钟信号 CK(更具体地，时钟条(bar)和时钟信号CKB、CKD)分别控制CMOS通过门212、214、216和 242。为了解决由于由时钟信号控制的门数量所引起的加载问题，时钟信号CK被反转两次。 断电信号PD控制CMOS传输门252、254。主锁存器210的操作通过时钟信号CKB/CKD控制。数据信号D通过反相器218开始反转。当CKD为低时，反转数据经过传输门212并且D值通过反相器220的输出保持，其中通过门216关闭。在下个时钟转换时(S卩，当CKD为高)时，通过门214和216打开，并且门212关闭。随着通过门216打开，当主锁存器210通过门214将数据传送到从锁存器 240时，反相器220和222的反相器环保持数据状态。从锁存器240包括由反相器244、CMOS传输门252、反相器256以及CMOS传输门 242形成的主存储器环。从锁存器240还包括由反相器256，反相器258和传输门254形成的次存储器环。从锁存器240还包括输出反相器246。在正常操作期间，当CKD走高时，由主锁存器210保持的数据经过传输门214，然后通过反相器244、246进行两次反转，以提供数据信号Q。由于电路不处于断电/休眠模式，所以断电信号PD为低且传输门252打开。 当CKD走低时，门214关闭且门242打开。反相器244和256维持反相器246输入端的反相器数据状态，并且数据作为数据信号Q输出。在休眠模式期间，传输门254关闭，使次存储器环无效。在断电/休眠模式期间，所有由虚拟VDD供电的器件都被断电。主存储器环无效。 然而，在断电模式下，框250中的所有真实VDD供电的器件都有效。信号PD走高，这使得 CMOS传输门252关闭。CMOS传输门254打开，激活次存储器环。断电时保持在从锁存器中的数据被保持在次存储器环中(即，通过反相器256和258)。图3C是示出对于图3A所示的保持寄存器200由供电模式转为休眠模式以及从休眠模式转为供电模式的转换的时序图。图3C示出了(a)在正常器件操作期间，(b)当器件进入休眠模式，(c)在休眠模式期间，以及(d)当器件离开休眠模式的信号。从图3C可以看出，在休眠模式期间，虚拟VDD电源从高切换到低以节约功率。信号NSLEEP是时钟关闭信号，而且为了理解保持触发器的操作，对于该信号的进一步讨论并不是必需的。断电信号 PD在休眠模式期间以及器件转入和转出休眠模式时为高。需要特别注意的是，时钟信号CK 可以在除正常/有效操作模式之外的所有状态下关闭。为了进入休眠模式，时钟信号CK首先关闭。然后，信号PD走高，然后信号NSLEEP走低以将器件的框断电。最后，虚拟VDD走低。翻转该次序以将器件带离休眠模式。 在图3A的实施例中，保持锁存器嵌入到从锁存器240中以在断电模式下保存数据，提供了极好的定时和电源性能，并且节省了空间。因为保持锁存器被嵌入从锁存器，所以保持寄存器不需要气球式锁存器。这样，保持锁存器的尺寸就能保持最小。由于没有气球式锁存器在Q输出路径上引入额外的电容性负载，所以改进了定时。此外，由于只有传输门252、254和反相器256、258在休眠模式下有效，所以器件的电源性能极好。进一步，为了将存储/保存功能加入到现有的触发器设计中，只要求单个控制引脚PD。例如，在可具有成千上万的保持寄存器的CPU中，相比于多引脚设计，仅需要一个引脚节省了大量布线面积并降低了复杂度。最后，如上所述，耗电时钟引脚在休眠模式下不需要进行操作，其本身可以提高电源效率。图3B示出了图3A的保持触发器的可选实施例200A。与图3A类似的部件具有相同的参考标记。除微小改动的从锁存器240A之外，保持寄存器200A与图3A中的寄存器 200相同。在包括在休眠模式下有效的器件的框250a中，反相器251被加入到主存储器环中。反相器251有助于减小在休眠模式期间来自传输门252的漏电流。附加反相器243也被加入到主存储器环中，以引起反相器251的数据信号的反转，并且克服了在正常操作模式期间传输门242的高漏电流。图4A和图4B示出了保持触发器的实施例，其中保持锁存器被嵌入到主锁存器而不是从锁存器中。再次，由较重的灰色底纹表示的所有装置都由虚拟VDD供电，而由较浅的底纹表示的框350中的器件都通过真实VDD供电。从锁存器340包括反相器344、346和 348以及传输门342。从锁存器的操作应该是显而易见的。如同图3A和图3B中的主锁存器210，主锁存器310包括输入反相器318、用于当CKD为低时传输数据的传输门312以及用于当CKD为高时传输数据到从锁存器340的输出传输门314。与图3A的实施例中从锁存器类似，其中嵌入保持锁存器，主锁存器310具有由反相器320、通过门352、反相器356和通过门316形成的主存储器环。由于PD在正常操作期间为低，所以该主存储器环在正常操作期间可操作。用于在休眠模式期间存储数据的次存储器环设置在主锁存器310中，并由反相器356、358和通过门354形成。当PD走高时，次存储器环操作。图4B示出了图4A的保持触发器的可选实施例300A。与图4A类似的部件具有相同的参考标记。除了以上述关于图3B的从锁存器240A的方式稍微修改了主锁存器310a 之外，保持触发器300A与图3A中的触发器300相同。在包括在休眠模式下有效的器件的框350a中，反相器351被加入到主存储器环中。反相器351有助于减小在休眠模式期间来自于传输门352的漏电流。附加反相器319也被加入到主存储器环中，以引起通过反相器 315对数据信号的反转，并且克服了在正常造作模式期间传输门316的高漏电流。
图4C是示出了针对图4A和图4B的电路从有效模式到休眠模式以及从休眠模式到有效模式的转换的时序图。从该时序图可以看出，除了在转变进入/离开休眠周期期间时钟信号CK保持为高之外，定时与图3C所示的相同。因为在图4A和图4B的实施例中保持锁存器被嵌入主锁存器中，所以保持触发器不再需要气球式锁存器。这样，保持锁存器的尺寸保持最小。定时也如上述进行了改进。此夕卜，对于图4A的实施例，由于只有传输门352、354和反相器356、358在休眠状态下有效，所以器件的功率性能极好。对于图4B的实施例，附加反相器351在休眠模式下有效。此外， 为了向寄存器加入存储/恢复功能，仅需要单个控制引脚PD，相比于多引脚设计，其节省了布线面积，降低了复杂程度。最后，如上所述，耗电时钟引脚不需要在休眠模式下进行操作， 其本身可以改进电源效率。图3D示出了具有嵌入从锁存器的保持锁存器的保持寄存器200B的可选实施例。 除了对主锁存器210b和从锁存器240b分别略有修改之外，保持寄存器200B与图3B的触发器200A相同。更具体地，反相器220和243分别由NAND门270、275代替。NAND门270、 275响应于控制信号set_n。该实施例在具有嵌入的保持锁存器的触发器中实现设置功能。 也就是说，当η为低时，不管D输入值如何，Q输出都将被设置为高。图4D示出了具有嵌入主锁存器中的保持锁存器的保持寄存器400Β的可选实施例。除了对主锁存器310b和从锁存器340b分别略有改变之外，保持寄存器400B与图4B 的触发器400A相同。更具体地，反相器320和348分别被NAND门370、375代替。NAND门 370,375响应控制信号set_n。该实施例在具有嵌入的保持锁存器的触发器中实现设置功能。 图3E示出了具有嵌入从锁存器的保持锁存器的保持触发器200C的可选实施例。 除了对主锁存器210c和从锁存器240c分别稍微改动之外，保持触发器200C和图3B的触发器200A相同。更具体地，反相器222和244分别被NAND门280,285代替。NAND门280、 285响应控制信号resets。该实施例在具有嵌入的保持锁存器的触发器中实现复位功能。 也就是说，当resets为低时，不管D输入数据如何，Q输出都将复位。虽然没有示出，但应当理解，图3D所示实施例的NAND门270、275可以加入到本实施例中，以在触发器中实现设置和复位功能。图4E示出了具有嵌入主锁存器的保持锁存器的保持触发器400C的可选实施例。 除了对主锁存器310c和从锁存器340c分别稍微改动之外，保持触发器400C和图4B的触发器400A相同。更具体地，反相器319和344分别被NAND门380,385代替。NAND门380、 385响应控制信号resets。该实施例在具有嵌入的保持锁存器的触发器中实现复位功能。 虽然没有示出，但应当理解，图4D所示实施例的NAND门370、375可以加入到本实施例中， 以在寄存器中实现设置和复位功能。图5示出了针对片上系统(SoC)设计500的电源连接布局，该片上系统500具有其中嵌入保持触发器502的单个框510。保持触发器502可以是上述类型。每个保持触发器502都与真实VDD电源506和虚拟VDD电源504相连接。虚拟VDD电源504与真实VDD 电源506通过磁头开关(header switch) 508相连。框中需要的磁头开关的数量取决于该框实现必要功能操作的功率(电流)要求。在休眠控制信号NSLEEP通常为高的实施例中，如图3C和图4C所示，磁头开关506可将PMOS晶体管作为电源门。在切换到休眠模式之前，时钟应当冻结(frozen)，并且PD信号应被激活以将数据存储到保持触发器502的保持锁存器中。当NSLEEP走低时，磁头开关断开，并且虚拟VDD电源504与真实VDD电源506断开。这样，只有每个保持触发器502中的保持锁存器被激活，以在休眠模式下保存数据。当切换回到正常功能操作模式时，信号NSLEEP必须走高以恢复虚拟VDD电源504与真实VDD 电源506的连接。接着，使信号PD无效以将相应数据恢复到每个保持触发器502的从锁存器。信号“NSLEEP_ACK”在其通过每个功率门之后具有“NSLEEP”的值。该信号用于告知开启/断开操作何时结束。图5A示出了针对片上系统(SoC)设计500A的电源连接布局的可选实施例，该片上系统具有其中嵌入保持触发器502的单个框510。每个保持触发器502都与真实VDD电源506a和虚拟VDD电源504a相连接。每个虚拟VDD电源504a都通过脚踏开关508a与真实VDD电源506A相连。框中需要的脚踏开关的数量取决于该框实现必要功能操作所需的功率(电流)。脚踏开关508a被信号SLEEP控制。每个脚踏开关508a都可以使用NMOS晶体管作为功率门，使得当SLEEP走低时，焊盘(pad) 504a与焊盘506a断开。在切换到休眠模式之前，时钟应当冻结，并且断电控制信号PD信号应被激活，以将数据存储到保持触发器502的保持锁存器中，保持触发器502可以是上述类型。这样，只有每个保持触发器中的保持锁存器被激活，以在休眠模式下保存数据。当切换回正常功能操作模式时，信号SLEEP 必须走高以恢复虚拟VDD。接着，信号PD被无效以将相应数据恢复到每个保持触发器502 的从锁存器。信号“SLEEP_ACK”在其传送通过每个功率门之后具有“SLEEP”的值。该信号用于告知开启/断开操作何时结束。尽 管根据示例性实施例描述了本发明，但是并不限于此。相反，所附权利要求应当广泛地理解为包括本领域普通技术人员在不偏离本发明的等价物的内容和范围的情况下所作出的其他改变和实施例。
权利要求
1.一种主从保持触发器，包括主锁存器，用于锁存输入数据信号并基于输入时钟信号输出锁存的主锁存器数据信号；从锁存器，与所述主锁存器的输出端相连接，并用于基于所述输入时钟信号输出锁存的从锁存器数据信号；以及保持锁存器，嵌入所述主锁存器和所述从锁存器之一中，用于基于断电控制信号在断电模式下保存数据。
2.根据权利要求1所述的触发器，其中，所述触发器包括由虚拟VDD电源供电的第一组器件，以及由恒定VDD电源供电的第二组器件。
3.根据权利要求2所述的触发器，其中，所述保持锁存器嵌入所述从锁存器中，所述主锁存器只包括选自所述第一组器件中的器件，并且所述从锁存器包括选自所述第一组器件和所述第二组器件中的器件。
4.根据权利要求2所述的触发器，其中，所述保持锁存器嵌入所述主锁存器中，所述从锁存器只包括选自所述第一组器件中的器件，并且所述主锁存器包括选自所述第一组器件和所述第二组器件中的器件。
5.根据权利要求1所述的触发器，其中，嵌入有所述保持锁存器的所述主锁存器或所述从锁存器包括在正常操作模式期间可操作的主存储器环以及在所述断电模式期间可操作的次存储器环，其中，所述主存储器环和所述次存储器环共享至少一个器件，至少一个共享的器件是反相器。
6.根据权利要求5所述的触发器，其中，所述主存储器环包括第一反相器和第二反相器，连接在所述第一反相器的输出端和所述第二反相器的输入端之间的第一通过门以及连接在所述第二反相器的输出端和所述第一反相器的输入端之间的第二通过门，其中，所述第一通过门通过所述断电控制信号进行控制，以及所述第二通过门通过所述输入时钟信号进行控制，以及其中，所述次存储器环包括所述第二反相器、输入端连接到所述第二反相器的输出端的第三反相器以及连接在所述第三反相器的输出端和所述第二反相器的输入端之间的第三通过门，其中，所述第三通过门通过所述断电控制信号进行控制。其中，所述主存储器环进一步包括第四反相器和第五反相器，所述第四反相器连接在所述第一反相器的输出端和所述第二反相器的输入端之间，以及所述第五反相器连接在所述第二反相器的输出端和所述第一反相器的输入端之间。
7.—种主从保持触发器，包括主锁存器，用于锁存输入数据信号，并基于输入时钟信号输出锁存的主锁存器数据信号；从锁存器，连接到所述主锁存器的输出端，并用于基于所述输入时钟信号输出锁存的从锁存器数据信号；以及保持锁存器，嵌入所述主锁存器和所述从锁存器之一中，并用于基于断电控制信号在断电模式下保存数据，其中，所述触发器包括通过虚拟VDD电源供电的第一组器件以及通过常开VDD电源供电的第二组器件，其中，具有嵌入的保持锁存器的主锁存器或从锁存器包括选自所述第一组器件和所述第二组器件的器件，并且其他主锁存器和从锁存器仅包括选自所述第一组器件的器件，并且其中，所述输入时钟信号在断电模式期间无效。
8.根据权利要求7所述的触发器，其中，具有嵌入的保持锁存器的主锁存器或从锁存器包括在正常操作模式期间可操作的主存储器环以及在所述断电模式期间可操作的次存储器环，其中，所述主存储器环和所述次存储器环共享至少一个器件，所述至少一个共享的器件是选自所述第二组器件的器件。
9.根据权利要求7所述的触发器，其中，所述主锁存器和所述从锁存器中的每一个都包括具有用于接收数据设置信号的输入端的逻辑门以及具有用于接收数据复位信号的输入端的逻辑门中的一个或两个。
10.一种主从保持触发器，包括主锁存器，用于锁存输入数据信号，并基于输入时钟信号输出锁存的主锁存器数据信号；从锁存器，连接到所述主锁存器的输出端，并用于基于所述输入时钟信号输出锁存的从锁存器数据信号；以及保持锁存器，嵌入到所述主锁存器和所述从锁存器之一中，并用于基于断电控制信号在断电模式下保存数据，其中，所述触发器包括通过虚拟VDD电源供电的第一组器件以及通过常开VDD电源供电的第二组器件；其中，具有嵌入的保持锁存器的主锁存器或从锁存器包括选自所述第一组器件和所述第二组器件的器件，并且其他主锁存器和从锁存器仅包括选自所述第一组器件的器件，并且其中，具有嵌入的保持锁存器的主锁存器或从锁存器包括在正常操作模式期间可操作的主存储器电路以及在所述断电模式期间可操作的次存储器电路，其中，所述主存储器电路和所述次存储器电路共享至少一个器件，所述至少一个共享的器件是选自所述第二组器件的器件。其中，所述主存储器电路包括连接成环的第一反相器和第二反相器、连接在所述第一反相器的输出端和所述第二反相器的输入端之间的第一通过门、以及连接在所述第二反相器的输出端和所述第一反相器的输入端之间的第二通过门，其中，所述第一通过门通过所述断电控制信号进行控制，以在所述正常操作模式期间传送数据，并且所述第二通过门通过所述输入时钟信号进行控制，以及其中，所述次存储器电路包括所述第二反相器、输入端连接到所述第二反相器的输出端的第三反相器、以及连接在所述第三反相器的输出端和所述第二反相器的输入端之间的第三通过门，其中，所述第三通过门通过所述断电控制信号进行控制，以在断电模式期间传送数据，所述至少一个共享的器件是所述第二反相器。
全文摘要
主从保持触发器包括主锁存器，用于锁存输入数据信号并基于输入时钟信号输出锁存的主锁存器数据信号；从锁存器，与主锁存器的输出端相连，并用于基于输入时钟信号输出锁存的从锁存器数据信号；以及保持锁存器，嵌入主锁存器和从锁存器之一中，用于基于断电控制信号在断电模式下保存数据。
文档编号H03K3/012GK102215033SQ20101052875
公开日2011年10月12日 申请日期2010年11月1日 优先权日2010年4月12日
发明者李云汉, 李芷岩, 汲世安, 沈学聪 申请人:台湾积体电路制造股份有限公司