0]接收上位机发出的控制指令和波形数据存储地址；
[0031]根据所述控制指令，将波形数据存储到所述波形数据存储地址中；
[0032]比对和校验所述波形数据；
[0033]压缩所述波形数据的位宽，以加倍的输出速率输出所述波形数据，并播放与所述波形数据对应的波形。
[0034]本发明提供的上述波形发生装置和方法，由于基于FPGA，因此具有较高的灵活性，而且利用数据率加速单元来根据所述第一时钟信号和所述第二时钟信号压缩所述波形数据的位宽，并以加倍的输出速率输出所述波形数据，因此能够实现高速的数字波形发生和控制功能。
【附图说明】
[0035]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0036]图1为本申请实施例提供的第一种波形发生装置的示意图；
[0037]图2为本申请实施例提供的第一种波形发生装置的数据率加速部件的示意图；
[0038]图3为本申请实施例提供的第二种波形发生装置的示意图；
[0039]图4为本申请实施例提供的方波输出单元的组成示意图；
[0040]图5为本申请实施例提供的一种波形发生方法的示意图。
【具体实施方式】
[0041]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0042]随着半导体技术的进一步发展，当前的FPGA产品的性能已逐渐接近于定制的AISC电路，其中，Xilinx公司的SRAM型Virtex_7系列FPGA，是当前市面上性能最高的FPGA产品，其采用28nm CMOS工艺，最低工作电平1.2V，支持高达超过lOGb/s的串行数据传输，集成多达百万个逻辑单元和数百甚至上千个用户自定义1/0，工作主时钟频率高达IGHz以上。以Virtex-7 FPGA作为核心处理单元，不仅可以实现高速高分辨率的波形发生功能，还可以有效降低系统功耗，并最大程度提高设计的灵活性，有效降低成本和开发周期。
[0043]本申请实施例的目的在于基于SRAM型(SRAM:Static Random Access Memory静态随机存储器)FPGA Virtex-7的高速任意数字波形发生设计、多模式输出设计、高速数字模拟转换、基于DDR3的SDRAM和USB总线的高速数据传输、管理和存储设计，Virtex-7 FPGA是整个设计的核心控制模块，对其内部的逻辑资源进行编程，可实现对DDR3存储单元、USB总线控制单元以及高速数字模拟转换器的控制及数据交互，同时，由FPGA逻辑实现高采样率和高分辨率的数字信号生成以及高速时钟的管理和输出。利用其性能强速度快且可重复配置的优点，提供一种高速高分辨率、低成本、设计灵活性较强且集成度高的组合波形发生
目.ο
[0044]本申请实施例提供的第一种波形发生装置如图1所示，图1为本申请实施例提供的第一种波形发生装置的示意图。该波形发生装置包括:
[0045]基于FPGA的波形发生管理模块I和外围电路扩展模块2，所述波形发生管理模块I包括:
[0046]核心管理单元101，顾名思义，所述核心管理单元101处于整个波形发生管理模块的核心部位，因此发挥着核心的作用，这些作用具体包括:触发信号的管理和分配；接收控制命令和波形数据，并进行解析与控制；与存储控制单元进行通讯，实现波形数据的存储、读取与比对；根据控制命令对系统时钟管理单元进行相应操作，控制时钟分配与通道间时钟的相对延时；对数据率加速单元进行控制，控制波形发生通道的开关，根据控制命令进入相应的工作模式并播放波形；
[0047]与所述核心管理单元101连接的数据传输控制单元102，用于控制所述核心管理单元101与上位机103之间的波形数据的传输，负责对上位机和FPGA进行衔接，接收指令和波形数据并进行相应的反馈；
[0048]与所述核心管理单元101连接的存储控制单元104，用于控制所述波形数据的存储与读取，负责对外扩的存储单元进行管理，根据上位机发送的信息向相应的地址存储波形数据，或从中读取波形数据进行播放；
[0049]与所述核心管理单元101连接的系统时钟管理单元105，用于产生第一时钟信号和第二时钟信号，所述第二时钟信号的频率为所述第一时钟信号的频率的二倍，此处需要说明的是，所述第一时钟信号为FPGA的系统工作时钟，而所述第二时钟信号为数据率加速时钟，该系统时钟管理单元105还能对外部的输出时钟管理单元进行控制，以精确调节输出波形通道间的相对延时；
[0050]与所述核心管理单元101、所述存储控制单元104和所述系统时钟管理单元105连接的数据率加速单元106，用于根据所述第一时钟信号和所述第二时钟信号压缩所述波形数据的位宽，并以加倍的输出速率输出所述波形数据，所述数据率加速单元106包括至少一个数据率加速部件；
[0051]另外还常规的包括触发同步单元107，负责将外部输入的触发信号进行统一管理，并与FPGA系统时钟进行同步；
[0052]所述外围电路扩展模块2包括:
[0053]连接在所述数据传输控制单元102和所述上位机103之间的数据传输总线控制单元 201 ；
[0054]与所述存储控制单元104连接的存储单元202 ；
[0055]与所述数据率加速单元106连接的数字模拟转换单元203，用于输出任意波；
[0056]连接在所述系统时钟管理单元105和所述数字模拟转换单元203之间的输出时钟管理单元204，该外部的输出时钟管理单元204可精确调节各波形发生通道的输出时钟的相对延时，改变通道间输出时钟的相对延时即可实现改变通道间输出信号相对延时的目的，即使用高精度的时钟管理芯片可实现高分辨率的信号延时管理。
[0057]另外需要说明的是，上述的FPGA内部的模块都通过编写硬件描述语言(HDL)实现。
[0058]上述波形发生装置中，由于基于FPGA进行设计，因此具有较高的灵活性，而且利用数据率加速单元来根据所述第一时钟信号和所述第二时钟信号压缩所述波形数据的位宽，并以加倍的输出速率输出所述波形数据，因此能够实现高速的数字波形发生和控制功會K。
[0059]进一步的，所述数据率加速部件106的具体结构如图2所示，图2为本申请实施例提供的第一种波形发生装置的数据率加速部件的示意图。该数据率加速部件包括:
[0060]第一 D触发器301、第二 D触发器302、第三D触发器303和第四D触发器304，所述第一 D触发器301的第一输入端用于接收第一输入信号，所述第二 D触发器302的第一输入端用于接收第二输入信号，所述第三D触发器303的第一输入端用于接收第三输入信号，所述第四D触发器304的第一输入端用于接收第四输入信号，所述第一 D触发器301的第二输入端、第二 D触发器302的第二输入端、第三D触发器303的第二输入端和第四触发器304的第二输入端均用于接收所述第一时钟信号；
[0061]第一高速多路复用器305和第二高速多路复用器306，所述第一高