次递进。
[0084]本申请实施例提供的上述波形发生装置，可在众多场合得到应用。针对Virtex-7FPGA的高性能和可重复编程性，并结合相应的外围电路，可使该波形发生装置在各类应用中功能多样化，提高高性能波形发生功能的同时保证其灵活性，具体如下所述:
[0085]使用灵活。采用FPGA实现组合波形发生器，不仅极大程度利用了 FPGA的可重复编程的特性，对FPGA代码稍做改动即可适用于不同需求，而不需要做任何硬件上的改动，同时，以FPGA为核心进行开发，也简化了开发的流程和难度。
[0086]高性能且集成度高。本申请实施例利用Virtex-7 FPGA高性能、速度快的特点，以其为基础进行创新性的设计，优化了数字信号的产生和输出结构，突破了以往技术的限制，得到了能够与定制ASIC相媲美的性能，同时在单块FPGA中即可集成多个任意波形发生通道和方波发生通道，大大提高系统的集成度。
[0087]成本低。以Virtex-7 FPGA为核心处理芯片实现多通道的组合波形发生器，单片FPGA的成本约为I?2万元，单机总成本约为4万元，远远小于市面上动辄数十万的任意波形发生器的价格。同时，在面对不同应用时，往往只需改动FPGA内部的逻辑配置，而不需对硬件进行改动即可满足需求，可大大降低二次开发成本。
[0088]在SRAM型Virtex-7 FPGA XC7V485T-2中实现了高速高分辨率的组合波形发生器。其中，包括4个任意波形发生通道和4个方波发生通道。任意波形发生通道的采样率最高可达1.8GSPS，输出信号幅度范围O?5V，-2.5V?2.5V可切换，幅度分辨率为16_bit。方波发生通道中，方波的宽度分辨率最高可达约75ps。任意波各通道间信号输出相对延时最高分辨率为20ps，方波信号输出的相对延时最高分辨率为75ps。
[0089]对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【主权项】
1.一种波形发生装置，包括基于FPGA的波形发生管理模块和外围电路扩展模块，其特征在于，所述波形发生管理模块包括: 核心管理单元； 与所述核心管理单元连接的数据传输控制单元，用于控制所述核心管理单元与上位机之间的波形数据的传输； 与所述核心管理单元连接的存储控制单元，用于控制所述波形数据的存储与读取；与所述核心管理单元连接的系统时钟管理单元，用于产生第一时钟信号和第二时钟信号，所述第二时钟信号的频率为所述第一时钟信号的频率的二倍； 与所述核心管理单元、所述存储控制单元和所述系统时钟管理单元连接的数据率加速单元，用于根据所述第一时钟信号和所述第二时钟信号压缩所述波形数据的位宽，并以加倍的输出速率输出所述波形数据，所述数据率加速单元包括至少一个数据率加速部件；所述外围电路扩展模块包括: 连接在所述数据传输控制单元和所述上位机之间的数据传输总线控制单元； 与所述存储控制单元连接的存储单元； 与所述数据率加速单元连接的数字模拟转换单元，用于输出任意波； 连接在所述系统时钟管理单元和所述数字模拟转换单元之间的输出时钟管理单元。2.根据权利要求1所述的波形发生装置，其特征在于，所述数据率加速部件包括: 第一 D触发器、第二 D触发器、第三D触发器和第四D触发器，所述第一 D触发器的第一输入端用于接收第一输入信号，所述第二 D触发器的第一输入端用于接收第二输入信号，所述第三D触发器的第一输入端用于接收第三输入信号，所述第四D触发器的第一输入端用于接收第四输入信号，所述第一 D触发器的第二输入端、第二 D触发器的第二输入端、第三D触发器的第二输入端和第四触发器的第二输入端均用于接收所述第一时钟信号； 第一高速多路复用器和第二高速多路复用器，所述第一高速多路复用器的第一输入端连接所述第一 D触发器的输出端，第二输入端连接所述第二 D触发器的输出端，第三输入端用于接收所述第一时钟信号，所述第二高速多路复用器的第一输入端连接所述第三D触发器的输出端，第二输入端连接所述第四D触发器的输出端，第三输入端用于接收所述第一时钟信号； 第五D触发器和第六D触发器，所述第五D触发器的第一输入端连接所述第一高速多路复用器的输出端，第二输入端用于接收所述第二时钟信号，所述第六触发器的第一输入端连接所述第二高速多路复用器的输出端，第二输入端用于接收所述第二时钟信号； 双倍速率输出I/O接口，所述双倍速率输出I/O接口的第一输入端连接所述第五D触发器的输出端，第二输入端连接所述第六D触发器的输出端，第三输入端用于接收所述第二时钟信号，输出端连接所述数字模拟转换单元。3.根据权利要求1所述的波形发生装置，其特征在于，还包括与所述数据率加速单元连接的方波输出单元，用于输出方波波形。4.根据权利要求3所述的波形发生装置，其特征在于，所述数据率加速单元包括第一数据率加速部件、第二数据率加速部件和第三数据率加速部件，其中所述第一数据率加速部件连接所述数字模拟转换单元，所述第二数据率加速部件和所述第三数据率加速部件连接所述方波输出单元。5.根据权利要求4所述的波形发生装置，其特征在于，所述方波输出单元包括第一输出延时调节部件、第二输出延时调节部件以及或门，所述第一输出延时调节部件的输入端连接所述第二数据率加速部件，输出端连接所述或门的第一输入端，所述第二输出延时调节部件的输入端连接所述第三数据率加速部件，输出端连接所述或门的第二输入端，所述或门的输出端用于输出方波波形。6.根据权利要求1-5任一项所述的波形发生装置，其特征在于，所述数据传输控制单元为USB控制单元，所述数据传输总线控制单元为USB总线控制单元。7.根据权利要求1-5任一项所述的波形发生装置，其特征在于，所述存储控制单元为DDR3存储控制单元，所述存储单元为DDR3存储单元。8.根据权利要求1-5任一项所述的波形发生装置，其特征在于，所述数字模拟转换器为高位数的数字模拟转换器。9.一种波形发生方法，其特征在于，包括: 接收上位机发出的控制指令和波形数据存储地址； 根据所述控制指令，将波形数据存储到所述波形数据存储地址中； 比对和校验所述波形数据； 压缩所述波形数据的位宽，以加倍的输出速率输出所述波形数据，并播放与所述波形数据对应的波形。
【专利摘要】本申请公开了一种波形发生装置及方法，其中，波形发生装置包括基于FPGA的波形发生管理模块和外围电路扩展模块，所述波形发生管理模块包括：核心管理单元；与所述核心管理单元连接的数据传输控制单元；与所述核心管理单元连接的存储控制单元；与所述核心管理单元连接的系统时钟管理单元；数据率加速单元，用于以加倍的输出速率输出所述波形数据；所述外围电路扩展模块包括：数据传输总线控制单元、存储单元、数字模拟转换单元和输出时钟管理单元。本申请提供的上述波形发生装置和方法，既具有较高的灵活性，又能够实现高速的数字波形发生和控制功能。
【IPC分类】G06F1/02, H03K3/02
【公开号】CN105162437
【申请号】CN201510490662
【发明人】秦熙, 石致富, 荣星, 贾文飞, 王淋, 谢一进, 耿建培, 杜江峰
【申请人】中国科学技术大学
【公开日】2015年12月16日
【申请日】2015年8月11日