宽覆盖的并行形式dds的实现装置的制造方法
【技术领域】
[0001]本发明属于频率合成技术领域，尤其涉及一种宽覆盖的并行形式DDS的实现装置。
【背景技术】
[0002]与其他频率合成方式相比，DDS的输出带宽较窄，理论上DDS的输出频率上限为时钟频率的50 %，但频率越高杂散越多，实际应用中一般输出频率为时钟频率的40 %，而DDS的数字化结构使其时钟频率不能太高，因此，DDS的相对带宽很有限。
[0003]在DDS需要输出较宽的频率带宽时，如果用常用的DDS+PLL方案，对DDS的输出用锁相环进行倍频，这样可以提高输出频率，但整个频率综合系统的频率分辨率会降低，并且锁相环输出稳定频率需要一定的锁定时间，这样就使系统失去了捷变频的特性。
【发明内容】
[0004]本发明的技术效果能够克服上述缺陷，提供一种宽覆盖的并行形式DDS的实现装置，其实现了频率的宽覆盖。
[0005]为实现上述目的，本发明采用如下技术方案:其采用内部结构并行方式，包括两个相位累加器、两个正弦查找表R0M、选择器、DAC、LPF模块，同时把频率控制字送入A、B两路的相位累加器中，两路相位累加器的输出再送入正弦查找表ROM分别进行查表，然后把两个正弦查找表ROM输出的二进制幅度序列送入二选一数据选择器后在时钟控制下分时交错输出，累加器、正弦查找表和数据选择器工作的参考时钟频率是fc，两路信号经过选择器后合为一路送到数模转换器DAC，DAC的参考时钟频率则为2fc。
[0006]本发明的另一种方式为:采用整体结构并行方式，包括MCU、多路DDS并行输出、BPF模块、合路开关，这种合成方式将原来用一路合成的频率带宽Af分成η段分别合成，所有DDS都用同一个参考时钟，并且由一个MCU统一控制，每路DDS的输出经过带通滤波器滤波后再经过合路开关输出。
[0007]并行DDS就成为了一种很好的选择。并行DDS可以分为两种形式，一种是DDS内部结构层面的并行，一种是两个DDS整体结构的并行，它们都可以有效地拓展DDS的输出带宽。
【附图说明】
[0008]图1为本发明的内部结构并行DDS工作原理图；
[0009]图2为本发明的整体结构并行DDS结构示意图。
【具体实施方式】
[0010]本发明所要解决的技术问题是提出一种宽覆盖的并行形式DDS的实现装置。
[0011]在内部结构上进行并联的DDS结构如图1所示。
[0012]第一、与普通DDS结构不同的是，在这种并行DDS结构中有两个相位累加器和两个正弦查找表R0M，同时把频率控制字送入A、B两路的相位累加器中，两路相位累加器的输出再送入正弦查找表ROM分别进行查表，然后把两个正弦查找表ROM输出的二进制幅度序列送入二选一数据选择器后在时钟控制下分时交错输出，累加器、正弦查找表和数据选择器这部分工作的参考时钟频率是fc。两路信号经过选择器后合为一路送到数模转换器DAC，DAC的参考时钟频率则为2fc，这样DDS的最终输出频率则提高了一倍。
[0013]这种并联方式的优点是提高了 DDS的输出频率带宽，达到原先的两倍，但对杂散抑制并没有明显的作用。
[0014]第二、在要求DDS输出带宽较宽时，DDS杂散指标就会更加恶化。当DAC非线性引起的低次谐波杂散落在输出频带内时，系统的杂散将会很难被滤除。相反，如果输出频带很窄，则各种杂散混入其中的几率一般就较小，故杂散性能通常就较好。所以，DDS的杂散性能和输出带宽是两个相互制约的因素。随着输出信号带宽的增宽，DDS的杂散和相噪性能将会恶化，从而会使系统性能下降。如果采用并联DDS的形式，每条支路单独输出一段频率，然后分别滤波，最后通过合路处理进行输出，从而可以使宽带信号变成窄带信号，这样就可以获得高速高纯度的宽带信号输出。
[0015]整体结构并行形式的DDS的结构图如图2所示。
[0016]图中并行DDS采用多路DDS并行输出，这种合成方式将原来用一路合成的频率带宽A f分成η段分别合成，这样就需要η路DDS，所有DDS都用同一个参考时钟，并且由一个MCU统一控制，每路DDS的输出经过带通滤波器滤波后再经过合路开关输出。各路DDS的输出带宽可以根据实际需要进行划分，如果将Af等分输出的话，每路DDS输出的频率带宽为Af/η，这样就减小了 DDS的输出带宽，由于输出频带很窄时各种杂散混入其中的几率相对较小，所有此时频带内的杂散会相应减少，并且每一路DDS的输出都经过一个带通滤波器滤波，进一步抑制了杂散，最后经过合成器合成的总的输出频带Af内杂散相对单个DDS合成的输出也会得到较好的改善，这样既得到了频谱较好的输出信号，又保留了 DDS原有的捷变频等优点。
【主权项】
1.一种宽覆盖的并行形式DDS的实现装置，其特征在于，其采用内部结构并行方式，包括两个相位累加器、两个正弦查找表ROM、选择器、DAC、LPF模块，同时把频率控制字送入A、B两路的相位累加器中，两路相位累加器的输出再送入正弦查找表ROM分别进行查表，然后把两个正弦查找表ROM输出的二进制幅度序列送入二选一数据选择器后在时钟控制下分时交错输出，累加器、正弦查找表和数据选择器工作的参考时钟频率是fc，两路信号经过选择器后合为一路送到数模转换器DAC，DAC的参考时钟频率则为2fc。2.一种宽覆盖的并行形式DDS的实现装置，其特征在于，其采用整体结构并行方式，包括MCU、多路DDS并行输出、BPF模块、合路开关，这种合成方式将原来用一路合成的频率带宽A f分成η段分别合成，所有DDS都用同一个参考时钟，并且由一个MCU统一控制，每路DDS的输出经过带通滤波器滤波后再经过合路开关输出。
【专利摘要】本发明属于频率合成技术领域，本发明的宽覆盖的并行形式DDS的实现装置，其采用内部结构并行方式，包括两个相位累加器、两个正弦查找表ROM、选择器、DAC、LPF模块，同时把频率控制字送入A、B两路的相位累加器中，两路相位累加器的输出再送入正弦查找表ROM分别进行查表，然后把两个正弦查找表ROM输出的二进制幅度序列送入二选一数据选择器后在时钟控制下分时交错输出，累加器、正弦查找表和数据选择器工作的参考时钟频率是fc，两路信号经过选择器后合为一路送到数模转换器DAC，DAC的参考时钟频率则为2fc。本发明的并行DDS可以有效地拓展DDS的输出带宽。
【IPC分类】H03L7/24
【公开号】CN105634487
【申请号】CN201410594647
【发明人】陆骁璐, 吕华平
【申请人】江苏绿扬电子仪器集团有限公司
【公开日】2016年6月1日
【申请日】2014年10月29日