晶体振荡装置以及半导体装置的制造方法

晶体振荡装置以及半导体装置的制造方法
【专利摘要】本发明提供一种晶体振荡装置以及半导体装置，能够充分地适用低负载电容值对应的晶体振子。例如，在布线基板PCB上，配置振荡输入信号XIN用的布线图案LN_XIN和振荡输出信号XOUT用的布线图案LN_XOUT，在其之间的区域中配置接地电源电压VSS用的布线图案LN_VSS1b。在LN_XIN与LN_XOUT之间连接晶体振子XTAL，将成为其负载电容的电容Cg、Cd的一端与LN_VSS1b连接。进而，以包围这些布线图案的方式，配置VSS用的布线图案LN_VSS1a，而且，在下层中也配置VSS用的布线图案LN_VSSn。由此，能够实现XIN节点与XOUT节点之间的寄生电容降低、该节点的噪声耐性提高等。
【专利说明】晶体振荡装置以及半导体装置
[0001 ] 本申请是申请号为201110419785.2，申请日为2011年12月15日，发明名称为“晶体振荡装置以及半导体装置”的分案申请。
技术领域
[0002]本发明涉及晶体振荡装置以及与晶体振荡器连接的半导体装置，特别涉及适用于以32kHz为代表的低频用的晶体振荡装置以及与晶体振荡器连接的半导体装置而有用的技术。
【背景技术】
[0003]例如，在专利文献I中，公开了如下结构:为了低功耗化，通过分别插入到逆变器电路的电源电压侧和接地电源电压侧的电流源，对晶体振荡电路中的逆变器电路中流过的电流进行控制。另外，在专利文献2中，公开了如下结构:在晶体振荡电路中，除了在负载电容中应用可变电容以外，还使得能够经由电压变换电路可变地设定逆变器电路的电源电压，从而扩大了振荡频率的可变范围。进而，在专利文献3中，公开了如下结构:在多层基板上安装的包括负载电容、晶体振子等的晶体振荡器中，将与该负载电容、晶体振子等的安装区域对置的内层部分设为空。由此，可以大幅降低图案间等的静电电容的影响，防止振荡频率等大幅偏离设计值。
[0004]专利文献1:日本特开2001 — 274627号公报
[0005]专利文献2:日本特开2006 —135739号公报
[0006]专利文献3:日本特开平10 — 22734号公报

【发明内容】

[0007]例如，在以微型计算机(微型机)为代表的各种电子设备中，通常，搭载了用于实现时钟功能的晶体振荡装置。晶体振荡装置大多通过电池等蓄电池而动作，要求高精度和特别低功耗化等。为了使晶体振荡装置低功耗化，使用和与小的负载电容值(CL值)对应的低CL值对应的晶体振子是有益的。图30是示出一般的晶体振荡装置的结构例的电路图。图31是示出作为本发明的前提研究的振荡电路部的配置例的概略图。
[0008]图30所示的晶体振荡装置由半导体封装PKGx、成为其外装部件的晶体振子XTAL、电容Cd、Cg、以及限制用的电阻Rd等构成。Rd还可以省略。在PKGx内的半导体芯片中，形成了包括逆变器电路(反转逻辑电路或者负性电阻生成电路)IV、和连接于其输入(XIN)与输出(XOUT)之间的高电阻的反馈电阻Rf的振荡电路部OSCBK ο XTAL连接于XIN与XOUT之间，Cg连接于XIN与接地电源电压GND之间，Cd连接于XOUT与GND之间。通过这样的结构，在XOUT中生成例如振荡频率32kHz等的振荡信号。
[0009]另外，如图31所示，例如，为了使得在OSCBK内的GND(VSS)与上述外装部件的GND之间不产生差，在PKGx的电源端子(VCC、VSS)的附近，配置了半导体封装PKGx内的振荡电路部0SCBK。在所谓白色家电等中使用的低端微型机中，外部端子数少，所以只存在I组电源对(VCC和VSS)的情况较多。在该情况下，为了使由于布线电阻引起的电压降低IR_Drop成为最小，电源对设置于边的正中间。为此，OSCBK也会设置于边的正中间附近。
[0010]在此，上述负载电容值(CL值)是指，从晶体振子XTAL观察的等价电容值。在图30的情况下，如果忽略各种寄生电容，则CL值相当于Cg与Cd的串联连接的电容值。一般广泛普及的晶体振子的CL值是12.5pF(称为标准CL值)，在该情况下，加上实际的寄生电容而使用分别具有10?20pF等的值的Cd、Cg。另一方面，近年来，开发出了与3?7pF等的低CL值对应的XTAL，在该情况下，需要分别具有2?8pF等的值的Cd、Cg。如果使用这样的低CL值对应的XTAL，则在充分确保了振荡余量的状态下能够减小向Cd、Cg等的充放电电流，所以能实现低功耗化。但是，另一方面，发现相比于使用标准CL值的情况，例如，在(I)芯片、布线基板的寄生电容、(2)噪声耐性等的观点上需要充分注意。
[0011]首先，关于(I)芯片、布线基板的寄生电容，例如，如果寄生电容变大，则需要相应地电容值变小的负载电容(CcUCg)，但现实上恐怕难以得到这样的小的外装负载电容。特别是，在图31所述那样的低端微型机等中，外部端子数少且其信号分配的自由度也低，所以外部端子间的寄生电容也有可能成为问题。另外，越是低的CL值，电容值变动时的频率灵敏度越高，所以有可能伴随寄生电容的偏差而在振荡动作中产生问题。另外，在使用了标准CL值的情况下，即使在存在例如I?3pF左右的寄生电容的情况下，也能够通过CcUCg的值的调整而充分地补偿寄生电容，并且频率灵敏度低，所以即使各电容值的精度稍微低，也不会产生大的问题。
[0012]其次，关于(2)噪声耐性，伴随低功耗化而对负载电容(CcUCg)进行充放电的电流变小，所以晶体振荡装置整体针对噪声变得更敏感。另外，图30的外部端子(XIN、X0UT)中的EMC(Electromagnetic Compatibility，电磁兼容性)的对策也变得更重要。进而，关于电源噪声，如图31中的说明，特别是在只存在I组电源对那样的情况下，芯片内部、布线基板上的电源的波动有可能对附近的振荡电路部OSCBK造成影响。因此，例如期望通过端子配置、布线基板图案、或者芯片内布局等的最佳化来进行充分的噪声对策。
[0013]图32是示出作为本发明的前提而研究了的晶体振荡装置中其布线基板的布局结构例的概略图。在图32中，在布线基板PCBx上安装了半导体封装PKGx、晶体振子XTAL、电容Cg、Cd、以及电阻Rd，它们在PCBx上适当连接。PKGx具备包括振荡输入信号XIN用、振荡输出信号XOUT用、接地电源电压VSS用、规定的信号XX用的多个外部端子PN。在此，PN(XIN)和PN(XOUT)邻接地配置。PN(XIN)与PCBx上的布线图案LN_XIN连接，PN(XOUT)经由Rd连接到PCBx上的布线图案?Ν_Χ0υΤ1Ν_ΧΙΝ和LN_X0UT隔开间隔而延伸以使得不会相互带来噪声。另外，来自与PN(XIN)邻接的PN(XX)的布线图案LN_XX朝向与LN_XIN的延伸方向正交的方向延伸以使得尽可能不与LN_XIN并行前进。
[0014]XTAL 连接于 LN_XIN 与 LN_X0UT 之间，Cg 的一端与 LN_XIN 连接，Cd 的一端与 LN_X0UT连接。PN(VSS)与PCBx上的布线图案LN_VSSla连接，LN_VSSla以包围上述XTAL、Cg、Cd、LN_XIN、LN_X0UT的形成区域或者安装区域的方式，大致环状地配置。但是，LN_VSSla的末端以不完全形成环的方式成为开放状态。Cg、Cd的另一端与该LN_VSSla分别连接。通过使用这样的环状的LN_VSSla，能够抑制前述XTAL、Cg、Cd、LN_XIN、LN_XOUT的区域与其外部之间的噪声的传达。另外，该区域的下层(中层)部分成为空。这是为了特别降低LN_XIN、LN_X0UT与下层(中层)之间的寄生电容等。
[0015]该图32的布局结构例是关注到上述寄生电容、噪声的观点的程度。但是，特别是在使用低CL值对应的晶体振子的情况下，发现在图32的布局结构例中，无法说充分，还需要更多的办法。本发明是鉴于这样的情况而完成的，其目的之一为提供一种能够充分应用低负载电容值对应的晶体振子的晶体振荡装置。
[0016]另外，本
【发明人】等除了上述布局的观点以外还从电路的观点进行了研究。图50是示出一般的晶体振荡装置的结构例的电路图。图50所示的晶体振荡装置由半导体封装PKGx、成为其外装部件的晶体振子XTAL、电容Cd、Cg、以及限制用的电阻Rd等构成。还可以省略Rd。在PKGx内的半导体芯片中，形成了包括逆变器电路(反转逻辑电路或者负性电阻生成电路)IVo、和连接于其输入(XIN)与输出(X0UT)之间的高电阻(例如1M Ω等)的反馈电阻Rf的振荡电路部OSCBK JTAL连接于XIN与XOUT之间，Cg连接于XIN与接地电源电压GND之间，Cd连接于XOUT与GND之间。通过这样的结构，在XOUT中生成具有例如32kHz等频率的振荡信号。
[0017]这样的晶体振荡装置通过电池等蓄电池而动作的情况较多，特别要求低功耗化。为了使晶体振荡装置低功耗化，优选使用负载电容值(CL值)小的晶体振子XTALXL值是指，从XTAL观察的等价电容值，在图50的例子中相当于Cg与Cd的串联连接的电容值。一般，广泛使用与例如12.5pF (称为标准CL值)等CL值对应的XTAL，但近年来，已开发出与例如3?7pF(称为低CL值)等CL值对应的XTAL，使用这样的低CL值对应的XTAL是有益的。但是，本
【发明人】等发现在使用这样的低CL值对应的XTAL来实现低功耗化的情况下，例如，可能产生如下(I)?(4)那样的情形。
[0018](I)有可能无法充分对应于宽范围的电源电压(特别是低电源电压)。晶体振荡装置用于各种电子设备，所以期望能够对应于宽范围的电源电压(例如1.62V?5.5V)，特别是，受到电子设备的低功耗化(即低电源电压化)的趋势，能够对应于低电源电压是有益的。由此，在使用了例如专利文献I的技术的情况下，在图50的逆变器电路IVo中在电源电压与接地电源电压之间串联连接的晶体管级数变多，有可能无法对应于低电源电压。另外，在使用了例如专利文献2那样的技术的情况下，与专利文献I同样地，晶体管级数有可能增大，并且电压变换电路也有时无法对应于低电源电压。
[0019](2)振荡开始时间有可能增大。为了实现低功耗化，减小图50的逆变器电路IVo的消耗电流是有益的。在振荡启动时，通过该逆变器电路I Vo的输出电流，对外装的电容Cg、Cd(例如5?20pF)进行充电，上升至动作点附近的电压之后(晶体振子XTAL的两端子的电压变得大致相等之后)，噪声起因的微小振荡生长而达到稳定振荡动作。因此，如果减小IVo的电流，则振荡开始时间有可能成为例如2s以上这样的大的值。
[0020](3)噪声耐性有可能降低。在如以往那样通过比较大的电流进行振荡动作时，对外装的电容Cg、Cd进行充放电的电流大，且振荡信号的振幅(图50的XOUT中的振幅)是大致电源电压电平的振幅。但是，在为了削减电力而通过小的电流进行振荡动作的情况下，对外装的电容Cg、Cd进行充放电的电流变小，且振荡信号的振幅(图50的XOUT中的振幅)有可能成为例如100?300mV左右。因此，容易受到由外来噪声引起的影响，并且受到影响时的恢复也慢，所以噪声耐性劣化变得显著。
[0021](4)晶体振子XTAL的选择范围受限制，有可能无法应对来自市场的各种要求(即通用性降低)。在特殊化为低CL值对应的晶体振子XTAL而设计了图50的晶体振荡装置的情况下，难以在该晶体振荡装置中应用标准CL值对应的XTAL。但是，从低CL值对应的XTAL相比于标准CL值对应的XTAL成本更高等来看，优选使得对用户作为选择项而提供低CL值对应的XTAL或者标准CL值对应的XTAL。
[0022]本发明是鉴于这样的问题而完成的，其目的之一是提供一种能够对低功耗化作出贡献的晶体振荡装置。本发明的上述以及其他目的和新的特征根据本说明书的记述以及附图将更加明确。
[0023]如果简单说明在本申请中公开的发明中的代表性的实施方式的概要，则如下所述。
[0024]本实施方式的晶体振荡装置成为在布线基板上安装了半导体封装和晶体振子的结构。半导体封装具备成为晶体振子的连接用的第一以及第二外部端子。在布线基板中，形成了从第一外部端子延伸并与晶体振子的一端连接的第一布线图案、和从第二外部端子在与第一布线图案大致相同的方向上延伸并与晶体振子的另一端连接的第二布线图案。在此，在布线基板中，还形成了配置于第一布线图案与第二布线图案之间的区域中并与接地电源电压电连接的第三布线图案。
[0025]如果使用这样的结构例，则能够降低第一外部端子与第二外部端子之间的管脚间的寄生电容，并且能够降低管脚间的耦合噪声。其结果，在进一步要求寄生电容降低、噪声耐性提高的低负载电容值对应的晶体振子中，能够充分满足该要求。
[0026]另外，在本实施方式的晶体振荡装置中，即使假设上述第一外部端子和第二外部端子邻接配置的情况下，在半导体封装内的半导体芯片中，在第一外部端子用的第一焊盘与第二外部端子用的第二焊盘之间确保间隔，在其之间配置电源布线。由此，也能够实现管脚间的寄生电容降低、耦合噪声降低。
[0027]另外，本实施方式的半导体装置具备:基准电流生成电路，生成基准电流;电流源，一端被供给电源电压，对该基准电流进行电流镜像，从而生成第一电流;振荡用MIS晶体管，被供给该第一电流，成为源极接地；以及比较器电路块，以该漏极(第一节点)为输入。另外，该半导体装置具备插入到振荡用MIS晶体管的栅极(第二节点)与漏极(第一节点)间的反馈电阻。在半导体装置的外部，在第一节点以及第二节点与接地电源电压节点之间分别连接了电容，在第一节点与第二节点之间连接了晶体振子。在此，比较器电路块以第一比较电压为基准对在第一节点生成的具有第一振幅的第一振荡信号进行大小判定，生成具有比第一振幅大的第二振幅的第二振荡信号。
[0028]这样，通过由包括电流源和振荡用MIS晶体管的源极接地放大电路构成晶体振荡部的反转逻辑电路，能够实现半导体装置(晶体振荡部)的特别低电源电压化(换言之低功耗化)。进而，通过使用根据低负载电容值(低CL值)对应的晶体振子将第一电流设定得较小、用比较器电路块补偿由此引起的第一振幅的降低的电路拓扑，能够实现半导体装置(晶体振荡部)的低功耗化。
[0029]另外，在上述半导体装置中，晶体振荡部的反转逻辑电路的电流源成为能够根据晶体振子的CL值将第一电流的电流值可变地设定为第一电流值或者第二电流值的可变电流源。由此，作为用户选定的晶体振子的选择范围，不仅可以提供低CL值对应，而且还能够提供标准CL值对应。此时，使得振荡用MIS晶体管在亚阈值区域中动作，将第一电流的电流值优选设定为:在“标准CL值/低CL值”的值是“M”的情况下，“第二电流值/第一电流值”的值成为“M”的平方。由此，不论CL值，振荡余量保持为一定，所以不需要余量设计，相应地，能够减小第一电流的电流值。进而，优选通过将基准电流生成电路设成PTAT电路等，使第一电流的电流值与温度成比例地增加。由此，振荡余量也保持为一定，所以相应地，能够减小第一电流的电流值。
[0030]另外，上述比较器电路块优选通过反映了晶体振荡部的反转逻辑电路的电路结构的复制电路生成第一比较电压。由此，反转逻辑电路中的PVT偏差也反映到第一比较电压，所以能够适合地设定第一比较电压的电压电平，能够提高第二振荡信号的波形质量(例如占空特性)。
[0031]如果简单说明通过在本申请中公开的发明中的、代表性的实施方式得到的效果，则能够实现能够充分适用低负载电容值对应的晶体振子的晶体振荡装置。另外，能够实现能够对低功耗化作出贡献的晶体振荡装置。
【附图说明】
[0032]图1是示出本发明的一个实施方式的晶体振荡装置整体的概略结构例的图，(a)是俯视图、(b)是(a)中的A—A’间的剖面图。
[0033]图2是示出在本发明的一个实施方式的晶体振荡装置中，与图1不同的整体的概略结构例的俯视图。
[0034]图3是示出在XIN节点与XOUT节点之间产生的寄生电容的一个例子的电路图。
[0035]图4是示出本发明的一个实施方式的晶体振荡装置中的其详细的管脚配置的一个例子的概略图。
[0036]图5是示出将图4变形了的管脚配置的一个例子的概略图。
[0037]图6是示出将图5变形了的管脚配置的一个例子的概略图。
[0038]图7是示出将图6变形了的管脚配置的一个例子的概略图。
[0039]图8是示出将图7变形了的管脚配置的一个例子的概略图。
[0040]图9是示出本发明的一个实施方式的晶体振荡装置中成为其构成要素的半导体芯片的主要部的布局结构例的概略图。
[0041 ]图10是示出将图9变形了的布局结构例的概略图。
[0042]图11是示出将图9变形了的其他布局结构例的概略图。
[0043]图12是示出将图11变形了的布局结构例的概略图。
[0044]图13是示出本发明的一个实施方式的晶体振荡装置中与图9等不同的半导体芯片的主要部的布局结构例的概略图。
[0045 ]图14是示出将图13变形了的布局结构例的概略图。
[0046]图15是示出图13的结构例中其各单元的详细的结构例的概略图。
[0047]图16是示出本发明的一个实施方式的晶体振荡装置中其封装结构的一个例子的概略图。
[0048]图17是示出本发明的一个实施方式的晶体振荡装置中成为其构成要素的布线基板的布局结构例的概略图。
[0049]图18是示出本发明的一个实施方式的晶体振荡装置中成为其构成要素的布线基板的其他布局结构例的概略图。
[0050]图19是示出将图18变形了的布局结构例的概略图。[0051 ]图20是示出将图18变形了的其他布局结构例的概略图。
[0052]图21是示出将图2O变形了的布局结构例的概略图。
[0053]图22是示出将图21变形了的布局结构例的概略图。
[0054]图23是示出将图17变形了的布局结构例的概略图。
[0055 ]图24是示出将图19变形了的布局结构例的概略图。
[0056]图25是示出将图24变形了的布局结构例的概略图。
[0057]图26是示出本发明的一个实施方式的晶体振荡装置中成为其构成要素的布线基板的又一布局结构例的概略图。
[0058]图27是示出将图26变形了的布局结构例的概略图。
[0059]图28是示出本发明的一个实施方式的晶体振荡装置中成为其构成要素的半导体封装以及半导体芯片的详细的布局结构例的图。
[0060]图29是示出将图28变形了的半导体封装以及半导体芯片的详细的布局结构例的图。
[0061]图30是示出一般的晶体振荡装置的结构例的电路图。
[0062]图31是示出作为本发明的前提研究的振荡电路部的配置例的概略图。
[0063]图32是示出作为本发明的前提研究的晶体振荡装置中其布线基板的布局结构例的概略图。
[0064]图33是示出作为本发明的前提研究的晶体振荡装置中其详细的管脚配置的一个例子的概略图。
[0065]图34是示出本发明的一个实施方式的晶体振荡装置中其整体的结构例的概略图。
[0066]图35是示出本发明的一个实施方式的晶体振荡装置中将图34变形了的整体的结构例的概略图。
[0067]图36是示出图35的晶体振荡装置中其详细的结构例的电路框图。
[0068]图37是示出作为图36的比较例研究的晶体振荡装置整体的结构例的电路框图。
[0069]图38是示出图34的晶体振荡装置中的控制电路块以及振荡电路块的详细结构的图，(a)是示出其结构例的电路图、(b)是抽出了(a)的一部分的电路图。
[0070]图39是示出图38中的模式设定信号的生成方法的一个例子的说明图。
[0071]图40是示出图38中的模式设定信号的生成方法的一个例子的说明图。
[0072]图41是示出图34的晶体振荡装置中其比较器电路块的一部分的详细的结构例的电路图。
[0073]图42(a)是示出图41所示的比较器电路块的变形例的电路图，(b)是示出(a)的动作例的波形图。
[0074]图43是示出图36的晶体振荡装置中其比较器电路块的一部分的详细的结构例的电路图。
[0075]图44(a)、(b)是示出图36的晶体振荡装置中其比较器电路的分别不同的结构例的电路图。
[0076]图45(a)是示出图36的晶体振荡装置中其比较器电路块的其他部分的详细的结构例的电路图，(b)是示出(a)的概略的动作例的说明图。
[0077]图46(a)、(b)是示出图34等的控制电路块中其基准电流生成电路周围的分别不同的详细的结构例的电路图。
[0078]图47(a)是示出图34的晶体振荡装置中其振荡电路块周围的布局结构例的概略图，(b)是说明(a)的效果的补充图。
[0079]图48是示出本发明的一个实施方式的晶体振荡装置中其整体的详细的结构例的电路图。
[0080]图49是示出本发明的一个实施方式的晶体振荡装置中的图48的变形例的电路图。
[0081]图50是示出一般的晶体振荡装置的结构例的电路图。
[0082](符号说明)
[0083]AD: “与”运算电路;AR_GND:接地电源电压供给区域;BF:缓冲器电路;BW:接合线；C:电容;CB:电路块;CCIV:带控制开关的CMO S逆变器电路;CIV: CMO S逆变器电路;CL:单元；CLB:单元区域;CLP: ESD保护元件;CMP:比较器电路;CMPBK:比较器电路块;CP:半导体芯片；CTLBK:控制电路块;D: 二极管;DLY:延迟电路;FMEM:非易失性存储器；1BK:1O单元区域；1C:1O单元；IREFG:基准电流生成电路；ISL:绝缘层；IS:电流源；IV:逆变器电路;LGC:控制逻辑电路;LN:布线图案;LY:布线层;Ml?M3、PM:金属布线层;MEAS:电流计;ML:金属布线；MN:匪OS晶体管；MNCD:匪OS栅地一阴地级；MP: PMOS晶体管；MPCD: PMOS栅地一阴地级；NR:“或非”运算电路;OSCBK:振荡电路部(振荡电路块)；OSPG:单触发脉冲生成电路;PCB:布线基板;PD:焊盘;PKG:半导体封装;PN:外部端子;R:电阻;REG:寄存器电路；STCTL:启动控制电路；STUP:启动电路；SW:开关电路；TH:通孔;VAR:供电区域；VPG、VNG:电压生成电路；VREFG:比较电压生成电路;XTAL:晶体振子。
【具体实施方式】
[0084]在以下的实施方式中，为便于说明，在需要时，分割成多个部分或者实施方式而进行说明，但除了特别明示的情况以外，它们不是相互没有关系，一方与另一方的一部分或者全部的变形例、详细、补充说明等有关系。另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况以及原理上明确地限定为特定的数量的情况等以外，不限于其特定的数量，既可以是特定的数量以上也可以是特定的数量以下。
[0085]进而，在以下的实施方式中，其构成要素(还包括要素步骤等)除了特别明示的情况以及原理上明确地认为必需的情况等以外，当然可以不一定必需。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示的情况以及原理上明确地认为并非如此的情况等以外，还包括实质上与其形状等近似或者类似的构成要素等。这对于上述数值以及范围也是同样的。
[0086]另外，构成实施方式的各功能块的电路元件没有特别限制，但利用公知的CMOS(互补型MOS晶体管)等集成电路技术，形成于单晶硅那样的半导体基板上。另外，在实施方式中，作为MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)(简称为MIS晶体管)的一个例子，使用了M0SFET(Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)(简称为MOS晶体管)，但作为栅极绝缘膜并不排除非氧化膜。在附图中，通过在P沟道型MOS晶体管(PM0S晶体管)中对栅极附加箭头的记号，来与η沟道型MOS晶体管(匪OS晶体管)区分。在附图中，MOS晶体管的基板电位的连接没有特别明记，但只要是MOS晶体管能够正常动作的范围，则其连接方法没有特别限定。
[0087]以下，根据附图，详细说明本发明的实施方式。另外，在用于说明实施方式的所有图中，对同一部件原则上附加同一符号，其重复的说明将省略。
[0088]《晶体振荡装置整体的代表性的实施方式[1A]》
[0089]图1是示出本发明的一个实施方式的晶体振荡装置整体的概略结构例的图，图1(a)是俯视图、图1(b)是图1(a)中的A—A’间的剖面图。图1(a)所示的晶体振荡装置由布线基板PCB、PCB上安装的半导体封装PKG以及各种外装部件、和PCB上的各种布线图案构成。PKG具备半导体芯片CP、包括振荡输入信号XIN用、振荡输出信号XOUT用、以及接地电源电压VSS用的多个外部端子(外部引线)PN、和适当连接CP与PN的接合线BW。在此，朝向一个方向(在X轴方向上)，依次配置了电路块CBl用的外部端子PN2、0SCBK用的外部端子PN3、PN1、PNs 1、PNo、电路块CB2用的外部端子PNl、PNs 2。
[0090]半导体芯片CP具备振荡电路部0SCBK、电路块CBl、CB2、以及多个单元CL。沿着CP的一边(在X轴方向上)依次配置了多个CL13OSCBK具备图30所示那样的逆变器电路IV以及反馈电阻Rf等，在OSCBK与CP的一边之间，配置了 OSCBK用的4个单元CL。在该4个单元CL之中，分别配置了焊盘PD3、XIN用的焊盘ro1、VSS用的焊盘rosl、X0UT用的焊盘PDo13PDi以及I3Do如图30所示与逆变器电路IV的输入以及输出连接，PDs I与该IV的接地电源电压节点连接。PD3、卩01、？081、？00在此沿着0?1的一边依次等间隔地配置，分别经由接合线81，与？似、？祖、PNs 1、PNo连接。另外，PD3、PN3例如是电源电压VCC用等，但根据情况，还可以省略。
[0091]在电路块CB2与半导体芯片CP的一边之间，配置了CB2用的多个(在此2个以上)单元CU2个CL的一方包括焊盘PDl，另一方包括VSS用的焊盘PDs2 WDl和PDs2沿着CP的一边(在X轴方向上)依次配置，在PD I的旁边配置了上述XOUT用的焊盘PDo。其中，以相比于TOs I与PDo的间隔，PDl与PDo的间隔更宽的方式，配置了各CL WDl、PDs2分别经由接合线BW与PNl、PNs2连接。在电路块CBl与CP的一边之间，配置了包括焊盘PD2的CBI用的I个以上的单元CL。在TO2的旁边，配置上述OSCBK用的PD3。其中，以相比于PDi与PD3的间隔，PD2与PD3的间隔更宽的方式，配置了各CL。PD2经由接合线BW与PN2连接。
[0092]在布线基板PCB上，作为外装部件，安装有电容Cg、Cd以及晶体振子XTAL。另外，在PCB中，如图l(a)、(b)所示，在第一布线层(例如成为部件安装面的最上层)LYl中，形成布线图案LN_XIN、和U^XOUTHVSSlaaiVSSlbllXIN的一端与外部端子PNi连接，在大致Y轴方向上延伸，另一端与XTAL的一端连接。LN_X0UT的一端与外部端子PNo连接，在大致Y轴方向上延伸，另一端与XTAL的另一端连接。LN_VSSlb的一端与外部端子PNsl连接，在LN_XIN与LN_X0UT之间的区域中在大致Y轴方向上延伸，在另一端附近连接有Cg、Cs的一端。Cg的另一端与LN_XIN连接，Cd的另一端与LN_X0UT连接。LN_VSSla的一端与外部端子PNs2连接，以包围上述XTAL、Cg、Cd、LN_XIN、LN_XOUT、LN_VSSlb的形成区域或者安装区域的方式，大致环状地配置。
[0093]另外，在PCB中，如图l(a)、(b)所示，在从上述第一布线层LYl中的各布线图案(LN_XIN、LN_XOUT、LN_VSSla、LN_VSSlb)夹着绝缘层(电介体层)ISL而成为下层部分(Z轴方向)的第η布线层LYn中，形成了成为VSS用的面状的布线图案LN_VSSn。换言之，LYl中的各布线图案具有在Z轴方向上与LN_VSSn之间对置的部分。LYn优选为最下层，但未必限于此，也可以是位于最上层与最下层之间的内层。上述LN_VSSlb的另一端附近经由通孔TH连接到LN_VSSn，LN_VSS I a的一端附近以及另一端附近也经由通孔TH连接到LN_VSSn。
[0094]在这样的结构例中，其主要的特征是以下那样的点。第一特征点在于，在XIN用的外部端子PNi (焊盘PDi)与XOUT用的外部端子PNo(焊盘PDo)之间配置了 VSS用的外部端子PNsI (焊盘PDsI)。第二特征点在于，与第一特征同样地，在XIN用的布线图案LN_XIN与XOUT用的布线图案LN_X0UT之间配置了 VSS用的布线图案LN_VSSlb。第三特征点在于，对该LN_VSSlb连接了电容Cg、Cd的一端。第四特征点在于，在第一布线层LYl中的各布线图案的下层设置了 VSS用的布线图案LN_VSSn。第五特征点在于，在OSCBK用的各焊盘与CBl用以及CB2用的各焊盘之间确保了某种程度的间隔。
[0095]首先，通过第一以及第二特征，能够降低存在于XIN节点与XOUT节点之间的直接的寄生电容(管脚间的寄生电容)。其结果，能够降低以相互逆极性的振荡信号振动的XIN节点与XOUT节点之间的耦合噪声，进而，根据情况能够降低对XTAL的负载电容值(CL值)影响的寄生电容。图3是示出在XIN节点与XOUT节点之间产生的寄生电容的一个例子的电路图。如图3所示，在XIN节点与XOUT节点之间，存在直接的寄生电容(管脚间的寄生电容)Cs’，在XIN节点与接地电源电压GND之间以及XOUT节点与GND之间，分别存在寄生电容Cg ’以及Cd ’。在该情况下，从晶体振子XTAL侧观察的负载电容(寄生电容)CL’的值如式(I)所示，成为对和Cg’与Cd’的串联连接相伴的合成电容并联连接了Cs’的值。
[0096]CL，=(Cg，.Cd，)/(Cg，+Cd，)+Cs，(l)
[0097]在此，例如以上述图32的结构例为代表，为了降低寄生电容，一般重视降低Cg’、Cd ’的值，但即使使Cg ’、Cd ’的值增加，在降低Cs，的值时，有时更有效。例如，在Cg’ = Cd ’ =IpF且Cs’ =3pF的情况下，成为CL’ = 3.5pF#Cg’ =Cd，=2pF且Cs’ =2pF的情况下，成为CL，=3.0pF，在Cg’ =Cd，=3pF且Cs’ = IpF的情况下，成为CL’ = 2.5pF。由此，判断为:对XTAL的负载电容值(CL值)，与Cg ’、Cd ’相比，Cs ’的影响更大，即使Cg ’、Cd ’微增，只要降低Cs’，则能够降低对CL值影响的寄生电容(CL’)。
[0098]在图1 (a)、( b)的结构例的情况下，在XIN节点(PD 1、BW、PN1、LN_X IN)与XOUT节点(PDo、BW、PNo、LN_X0UT)之间存在VSS(GND)节点(PDsl、BW、PNsl、LN_VSSlb)，所以Cg’、Cd’的值稍微增大。其中，关于Cs’的值，由于夹着VSS节点，所以可以视为大致零。另外，作为比较例，在图32的情况下，在XIN节点与XOUT节点之间，根据其距离等而存在某种程度的管脚间电容。如果Cs’能够降低，则除了能够如上所述降低寄生电容(CL’)，而且还能够降低XIN节点与XOUT节点之间的耦合噪声。
[0099]接下来，通过第三特征，能够实现噪声耐性(EMC)的提高。对Cg、Cd的一端(LN_VSSlb侧)，结合LN_XIN、LN_X0UT中产生的逆极性的振荡信号，但由于它们是逆极性，所以通过使Cg的一端与Cd的一端近距离结合，该振荡信号被抵消，能够将LN_VSSlb的电位电平保持为一定。其结果，GND噪声能够降低，噪声耐性提高。另一方面，作为比较例，在图32的情况下，Cg的一端与Cd的一端经由LN_VSSla远距离连接，所以有可能产生Cg的一端的电位电平与Cd的一端的电位电平不一致的情形。该电位电平的不一致可能成为噪声的产生源。
[0100]接下来，通过第四特征，能够实现噪声耐性(EMC)的提高。如图1(a)所示，通过设置大致环状的LN_VSS I a，能够降低XTAL、Cg、Cd、LN_XI N、LN_X0UT、LN_VSS I b的形成区域或者安装区域与其外部之间的噪声传达。但是，其反面，由于大致环状的LN_VSSla作为天线发挥功能而有可能成为噪声产生源。因此，通过设置LN_VSSn，切断该LN_VSSla的环内的电磁波的通过，抑制作为LN_VSSla的天线的效果。另外，通过设置LN_VSSn，图3所示的寄生电容Cg’、Cd’有可能增大，但如上所述，作为寄生电容，管脚间的寄生电容占主导地位，所以不会成为特别大的问题。但是，如果Cg’、Cd’的增大过大，则有可能产生问题，所以从该观点来看，优选如图1 (b)所述，将LN_VSSn设为最远离LN_XIN、LN_XOUT的最下层。
[0101 ]接下来，通过第五特征，能够降低0SCBK、与CBl、CB2之间的寄生成分，降低噪声的传达。其结果，特别是，XIN节点以及XOUT节点处的噪声耐性提高。OSCBK在其功能上，当从CBl、CB2观察时成为噪声的产生源，并且，相反地，有可能受到来自CBl、CB2的噪声而比较容易产生误动作。因此，通过隔开OSCBK用的各单元CL与CBl用的各单元CL的间隔、OSCBK用的各单元CL与CB2用的各单元CL的间隔，来抑制噪声的传达。
[0102]通过具备以上那样的特征，特别是，能够容易实现使用了低CL值(例如CL值=3?7pF)对应的晶体振子XTAL的晶体振荡装置。特别是在低CL值对应的晶体振荡装置中，如上所述要求降低寄生电容(CL’)、降低噪声，但通过使用图1(a)、(b)的结构例，能够满足这些要求。另外，通过使用低CL值对应的晶体振荡装置，能够实现功耗降低。在晶体振荡装置中，一般，需要将通过式(2)提供的被称为振荡余量(Rm/Re)的指标保持为规定值以上。ω是振荡频率(角速度)，gm是振荡电路部OSCBK中的逆变器电路IV的互导。振荡余量与外装电容Cd、Cg之积反比例，所以如果将振荡余量设为一定而减小Cd、Cg，则能够减小gm，所以还能够减小OSCBK中流过的电流。
[0103](Rm/Re) =gm/(Cg.Cd.ω2) (2)
[0104]《晶体振荡装置整体的代表性的实施方式[2Α]》
[0105]图2是示出本发明的一个实施方式的晶体振荡装置中的与图1不同的整体的概略结构例的俯视图。在此，着眼于与图1的相异点而说明。首先，图2所示的半导体封装PKG与图1的情况不同，XIN用的外部端子PNi和XOUT用的外部端子PNo邻接地配置，并且，作为电路块CB2用的外部端子，除了VSS用的外部端子PNs2以外，还具备电源电压VCC用的外部端子ΡΝν。关于图2的PCB上的各布线图案，与图1的情况大致相同，但是成为如下结构:伴随上述PNi与PNo的邻接配置，LN_VSS I b的一端成为开放，进而，电容Cg、Cd的一端与LN_VSS I a连接。即，在图2中，在LN_XIN与LN_X0UT之间，存在通过通孔TH连接到LN_VSSn的VSS用的岛(LN_VSSlb)。
[0106]在图2的半导体芯片CP内，在振荡电路部OSCBK与CP的一边之间配置了OSCBK用的3个单元CLj个单元CL沿着X轴方向依次配置，其两侧的CL分别具备XIN用的焊盘PDi和XOUT用的焊盘F1Do，其之间的单元CLpw成为电源供给用的单元。PD i以及F1Do分别经由接合线BW与PN1、PNo连接。另外，在电路块CB2与CP的一边之间，沿着X轴方向依次配置2个单元CL。2个CL分别包括VSS用的焊盘H)s2和VCC用的焊盘PDv，H)s2、PDv分别经由接合线BW与PNs2、PNv连接。在此，I3Dv经由CP内的金属布线MLvcc连接到OSCBK内的电源供给用的CLpw，同样地，PDs2经由CP内的金属布线MLvss连接到OSCBK内的CLpw ASCBK内的逆变器电路IV(图30)等通过经由该CLpw供给的电源进行动作。
[0107]在这样的结构例中，其主要的特征点如下所述。首先，作为第六特征，在OSCBK内在包括XIN用的PDi的单元CL与包括XOUT用的PDo的单元CL之间配置了电源供给用的单元CLpw。即，图2与图1的情况不同，不具备面向OSCBK的专用的电源，而成为从共同使用的I组电源用外部端子PNv、PNs2供给电源的结构例。这样的结构例在例如外部端子数少的低端微型机等中使用，在该情况下，根据外部端子的制约，还有可能PM和PNo邻接地配置。但是，即使在这样PNi和PNo邻接配置的情况下，也如图2所示，在半导体芯片CP的内部中，在PDi与PDo之间夹着单元CLpw而确保间隔，进而，从CLpw供给电源(VCC、VSS)。由此，与上述第一特征(在PNi (PDi)与PNo(PDo)之间配置PNsUrosl))同样地，管脚间的寄生电容降低，并且管脚间的耦合噪声降低。
[0108]另外，图2的结构例与图1的情况同样地，具备第二特征(在LN_XIN与LN_X0UT之间配置LN_VSSlb)、第四特征(在下层配置LN_VSSn)、第五特征(在OSCBK用的各焊盘与CBI用以及CB2用的各焊盘之间确保间隔)。由此，得到与图1的情况同样的效果。另外，图2的结构例不具备上述第三特征(对LN_VSSlb连接Cg、Cd的一端)，但当然，还可以设为具备该特征的结构。但是，在图2的情况下，与图1的情况不同，不存在面向OSCBK的VSS用的外部端子PNsI，在OSCBK的接地电源电压节点与LN_VSS Ib之间稍微产生距离，所以将Cg、Cd的一端连接到LN_VSSla0
[0109]以上，说明了本发明的晶体振荡装置整体的代表性的实施方式，但以后，针对上述各特征的详细以及进一步特征，主要从管脚配置、半导体芯片CP的布局、布线基板PCB的布局的观点，个别地进行说明。
[0110]《晶体振荡装置的详细的管脚配置》
[0111]《管脚配置(比较例)》
[0112]图33是示出作为本发明的前提研究的晶体振荡装置中其详细的管脚配置的一个例子的概略图。图33所示的半导体封装PKGx具备半导体芯片CPx和多个外部端子PN。在CPx中，包括振荡电路部OSCBK，在OSCBK与CPx的一边之间，沿着X轴方向，包括XIN用的焊盘I3Di的单元CL和包括XOUT用的焊盘TOo的CL邻接配置。另外，在该XIN用的CL的旁边、XOUT用的CL的旁边，沿着X轴方向依次配置有多个包括规定的焊盘PD的CL。包括PD1、PDo而等间隔地配置了各焊盘PD。另外，各焊盘PD经由接合线BW适当连接到规定的外部端子PN。但是，在这样的焊盘配置中，XIN节点与XOUT节点之间的管脚间的寄生电容变大，并且，XIN节点与XOUT节点的噪声耐性有可能无法充分保持。
[0113]《管脚配置[I]》
[0114]图4是示出本发明的一个实施方式的晶体振荡装置中其详细的管脚配置的一个例子的概略图。图4所示的半导体封装PKGla具备半导体芯片CPl和多个外部端子PN。在CPl中，包括振荡电路部OSCBK，在OSCBK与CPl的一边之间沿着X轴方向依次配置了 5个单元CL。5个(^分别包括3个￥33用的焊盘?081、？083、^)844爪用的焊盘^^、以及乂01]1'用的焊盘?00。这些焊盘沿着乂轴方向，按照^)83、？0丨、？081、1^0、1^84的顺序配置。另外，该5个焊盘经由接合线BW依次分别连接到邻接地配置的5根外部端子PN。
[0115]这样，通过用VSS(GND)节点分别夹住XIN节点(PD1、BW、PN)和XOUT节点(PDo、BW、PN)，如第一特征所述，能够降低XIN节点和XOUT节点处的管脚间的寄生电容以及耦合噪声。此时，除了 XIN节点与XOUT节点之间以外，在XIN节点与XOUT节点的外侧也配置了 VSS (GND)节点，所以还能够大幅提高XIN节点和XOUT节点的噪声耐性。另外，在图4中，如第五特征所述，OSCBK用的各单元CL从规定的电路块用的各单元CL分离而配置，由此噪声耐性提高。另外，在此，与ros4邻接地进而配置了OSCBK用的VCC用的焊盘PDvl，OSCBK通过从此供给的电源动作。
[0116]《管脚配置[2]》
[0117]图5是示出将图4变形了的管脚配置的一个例子的概略图。图5所示的半导体封装PKGlb具备半导体芯片CP2和多个外部端子PN。在CP2中，在振荡电路部OSCBK与CP2的一边之间，与图4同样地沿着X轴方向依次配置5个单元CL，但与图4的情况不同，代替包括VSS用的焊盘ros4的单元CL，而配置了包括VCC用的焊盘rov2的单元。由此，与图4的情况相比，削减I个OSCBK用的单元(焊盘)，能够降低电路面积(或者外部端子数)。如果使用这样的结构例，则XOUT节点被VSS (GND节点)和VCC节点夹住，但在该情况下管脚间的寄生电容以及耦合噪声也充分降低、噪声耐性也充分提高。但是，通常，VCC节点与VSS节点相比噪声量稍微大，并且，XIN节点与XOUT节点相比信号量更小，噪声耐性更低，所以在此，在在XIN节点侧而在XOUT节点侧配置了 VCC节点。
[0118]《管脚配置[3]》
[0119]图6是示出将图5变形了的管脚配置的一个例子的概略图。图6所示的半导体封装PKGlc具备半导体芯片CP3和多个外部端子PN。在CP3中，在振荡电路部OSCBK与CP3的一边之间，沿着X轴方向依次配置了4个单元CU4个CL分别包括VCC用的焊盘PDv3、XIN用的焊盘?01、￥33用的焊盘？081、以及乂01]1'用的焊盘？00，这些焊盘在父轴方向上，按照？0￥3、？01、PDsl、PDo的顺序配置。
[0120]这样，图6的结构例通过从图5的结构例中进一步删除I个OSCBK用的单元(焊盘)，从而电路面积(或者外部端子数)降低。X IN节点被VCC节点和VSS节点夹住，所以能够如图5所示充分实现XIN节点和XOUT节点处的管脚间的寄生电容降低、耦合噪声降低、以及XIN节点的噪声耐性提高。另外，关于XOUT节点，在一方侧配置VSS节点，在另一方侧确保第五特征所述那样的间隔，从而实现管脚间的寄生电容降低、耦合噪声降低以及XOUT节点的噪声耐性提高。即，包括焊盘I3Di的其他电路块用的单元CL配置成:相比于I3Do与I3DsI的间隔，PDo与PDl的间隔更宽。
[0121]《管脚配置[4]》
[0122]图7是示出将图6变形了的管脚配置的一个例子的概略图。图7所示的半导体封装PKG2具备包括半导体芯片CP4和外部端子PN1、PNo的多个外部端子PN。在CP4中，在振荡电路部OSCBK与CP4的一边之间，沿着X轴方向依次配置了3个单元CLj个CL内的两侧的CL分别包括XIN用的焊盘PDi和XOUT用的焊盘PDo。另外，3个CL内的正中间的单元CLa不特别包括焊盘。PDMProog由接合线BW分别与相互邻接地配置的PN1、PNo连接。
[0123]这样，图7的结构例成为从图6的结构例中进一步删除了I个OSCBK用的单元(焊盘)的结构。与上述第六特征大致同样地，PNl和PNo邻接地配置，但在CP4内，PDi和I3Do隔着单元CLa而配置，由此XIN节点与XOUT节点之间的管脚间的寄生电容以及耦合噪声降低。另外，如第五特征那样，包括roi的单元CL与和其并排地配置并包括焊盘TO2的规定的电路块用的单元CL之间被确保某种程度的间隔，同样地，包括roo的单元CL与和其并排地配置并包括焊盘PD I的规定的电路块用的单元CL之间也被确保某种程度的间隔。具体而言，相比于PD i与roo的间隔的1/2，PDi与PD2的间隔更宽地配置，同样地，相比于PDi与PDo的间隔的1/2，PDo与PD I的间隔更宽地配置。由此，能够降低XIN节点以及XOUT节点与规定的电路块之间的寄生电容，能够提高XIN节点以及XOUT节点的噪声耐性。
[0124]《管脚配置[5]》
[0125]图8是示出将图7变形了的管脚配置的一个例子的概略图。图8所示的半导体封装卩1?3具备包括半导体芯片0?5和外部端子?祖、？他(3、？％的多个外部端子?1?他(3配置于?祖与PNo之间。在CP5中，在振荡电路部OSCBK与CP5的一边之间，沿着X轴方向依次配置了 2个单元CLj个CL分别包括XIN用的焊盘TOi和XOUT用的焊盘TOo JDiJDo经由接合线BW分别连接至IjPN1、PNo。另外，对PNnc什么也没有连接。
[0126]这样，图8的结构例成为从图7的结构例中进一步删除了I个OSCBK用的单元的结构。在此，作为第七特征，PDi和TOO邻接配置，但也可以代替其而在PNi与PNo之间夹住PNnc，从而降低XIN节点与XOUT节点之间的管脚间的寄生电容以及耦合噪声。另外，与图7的情况同样地，在OSCBK用的焊盘PD1、PDo与规定的电路块用的焊盘PD1、PD2之间确保某种程度的间隔，从而寄生电容降低、噪声耐性提高。
[0127]《半导体芯片的详细的布局》
[0128]《芯片布局[I]》
[0129]图9是示出本发明的一个实施方式的晶体振荡装置中成为其构成要素的半导体芯片的主要部的布局结构例的概略图。图9所示的半导体芯片CP3a包括沿着CP3a的一边(沿着X轴方向)依次配置的4个单元CL ο 4个CL是振荡电路部OSCBK用，分别具备VCC用的焊盘H)v3、XIN用的焊盘ro1、vss用的焊盘rosUXOUT用的焊盘roo。各焊盘的排列与图6的情况同样地，是 PDv3、PD 1、PDs 1、PDo 的顺序。
[0130]金属布线MLvcc3从PDv3朝向芯片的内部方向(Y轴方向)延伸，金属布线MLvssl从F1Dsl朝向Y轴方向延伸。MLvcc3、MLvssl是使用最上层的金属布线层PM形成的。另一方面，金属布线MLxin从PDi朝向Y轴方向延伸，金属布线MLxout从PDo朝向Y轴方向延伸。MLxin、MLxout是使用成为比PM下层的第一层的金属布线层Ml形成的，虽然未图示，但在单元CL内，位于最上层的PM中的I3D1、PDo经由接触孔分别连接。
[0131]相对4个单元CL接近Y轴方向而设置了供电区域VAR。在VAR中，使用位于Ml与PM之间的2层的金属布线层M2、M3形成了网眼状的金属布线。在VAR中的最上层，配置了上述11^(^3、11^881，该肌￥(^3、11^881分别经由接触孔(未图示)适当连接到该网眼状的金属布线。在VAR中的半导体基板上，如图30所示，形成了包括逆变器电路IV等的振荡电路部0SCBK，0SCBK接收来自该网眼状的金属布线的电源供给而动作。另外，MLxin与IV的输入连接，MLxout与IV的输出连接。
[0132]这样，在图9的布局结构例中，作为第八特征，针对振荡电路部OSCBK，相对地使用上层部分(PM、M3、M2)来供给电源，相对地使用下层部分(Ml)来供给信号。另外，在电源线中使用了网眼状的金属布线。由此，能够对OSCBK供给噪声小的电源，并且能够降低XIN节点以及XOUT节点的寄生电容。使用越上层的金属布线层，能够使布线电阻越降低，进而，通过使用网眼状的金属布线，能够降低IR下拉等，由此实现电源噪声的降低。另外，通过在单元CL内使信号进入下层的金属布线层Ml，不会使信号和电源在同一金属布线层内并行前进，从而实现寄生电容的降低。
[0133]《芯片布局[2]》
[0134]图10是示出将图9变形了的布局结构例的概略图。图10所示的半导体芯片CP3b相比于图9的半导体芯片CP3a，VCC用的金属布线MLvcc3和VSS用的金属布线MLvssl接近并且并行地朝向Y轴方向延伸。即，MLvcc3在单元CL的区域中，先朝向MLvssl在X轴方向上延伸，之后朝向Y轴方向延伸。即使在使用了该布局结构例的情况下，也得到与图9同样的效果。
[0135]《芯片布局[3]》
[0136]图11是示出将图9变形了的其他布局结构例的概略图。图11所示的半导体芯片CPI相比于图9，图9中的包括VCC用的焊盘H)v3的单元CL被置换为包括VSS用的焊盘H)s3的单元CL，进而，在图9中的包括XOUT用的焊盘roo的单元CL的旁边追加了包括VSS用的焊盘ros4的单元CL。即，各焊盘的配置对应于图4的结构例。金属布线MLVSS3从PDs3朝向芯片的内部方向(Y轴方向)延伸，金属布线MLvss4从F1DsA朝向Y轴方向延伸。MLvss3、MLvss4是使用最上层的金属布线层PM而形成的，与图9的情况同样地，与供电区域VAR中的网眼状的金属布线适当连接。即使在使用了该布局结构例的情况下，也得到与图9同样的效果。另外，这样，电源布线越增加，在半导体芯片内，XIN节点、XOUT节点与电源间的寄生电容越有可能增大，所以优选使用这样的布局结构例。
[0137]《芯片布局[4]》
[0138]图12是示出将图11变形了的布局结构例的概略图。图12所示的半导体芯片CP2相比于图11，图11中的包括VSS用的焊盘H)s4的单元CL被置换为包括VCC用的焊盘H)v2的单元CL。即，各焊盘的配置对应于图5的结构例。金属布线MLvcc2从H)v2朝向芯片的内部方向(Y轴方向)延伸。MLvcc2是使用最上层的金属布线层PM形成的，与图11的情况同样地，与供电区域VAR中的网眼状的金属布线适当连接。即使在使用了该布局结构例的情况下，也得到与图11同样的效果。
[0139]《芯片布局[5]》
[0140]图13是示出本发明的一个实施方式的晶体振荡装置中与图9等不同的半导体芯片的主要部的布局结构例的概略图。图13所示的半导体芯片CP4包括沿着CP4的一边(沿着X轴方向)依次配置的3个单元CLj个CL是振荡电路部OSCBK用，其两侧的CL分别具备XIN用的焊盘H)i和XOUT用的焊盘PDo，其之间的单元CLpw成为电源供给用的单元。另外，在图13中，从该OSCBK用的各单元区域隔开一定的间隔，存在规定的电路块用的单元区域。在该单元区域中，具备包括VSS用的焊盘PDs2的单元CL和包括VCC用的焊盘PDv的单元CL。即，各焊盘的排列对应于图2或者图7的结构例。
[0141]从PD V，金属布线MLvcc朝向电源供给用的CLpw在X轴方向上(沿着芯片的一边)延伸，到达CLpw之后向芯片的内部方向(Y轴方向)延伸。同样地，从PDs2，金属布线MLvss朝向CLpw在X轴方向上延伸，到达CLpw之后以与MLvcc接近并且并行的状态在Y轴方向上延伸。MLvcc、MLvss是使用最上层的金属布线层PM而形成的。在该Y轴方向上延伸的MLvcc、MLvss与图9等的情况同样地，在OSCBK用的供电区域VAR中与网眼状的金属布线适当连接。另外，从PD1、PDo，与图9等的情况同样地，使用了第一层的金属布线层Ml的金属布线MLxin、MLxout在Y轴方向上延伸。通过使用这样的结构例，即使在OSCBK不具备专用的电源的情况下，也以与图9的情况同样的理由，能够对OSCBK供给噪声小的电源，并且能够降低XIN节点以及XOUT节点的寄生电容。
[0142]《芯片布局[6]》
[0143]图14是示出将图13变形了的布局结构例的概略图。图14所示的半导体芯片CP4a相比于图13，除了图13中的电源供给用的单元CLpw(在图14中单元CLpwl)以外，进而与XIN用的焊盘F1Di邻接地添加了电源供给用的单元CLpw2。即，成为用CLpwl和CLpw2夹住包括F1Di的单元CL的结构。图13所示的来自焊盘PDv的金属布线MLvcc在图14中，朝向CLpwl在X轴方向上(沿着芯片的一边)延伸，到达CLpwl之后向芯片的内部方向(Y轴方向)延伸。另一方面，图13所示的来自焊盘PDs2的金属布线MLvss在图14中，朝向CLpw2在X轴方向上延伸，到达CLpw2之后在芯片的Y轴方向上延伸JLvcc、MLvss与图13同样地，与供电区域VAR中的网眼状的金属布线适当连接。
[0144]如果使用这样的结构例，则与图13的情况同样地，能够对OS C B K供给噪声小的电源，并且能够降低XIN节点以及XOUT节点的寄生电容。进而，相比于图13的情况，由于用电源供给用的单元CLp w 1、CLpw 2夹住焊盘F1D i用的单元CL的两侧，所以能够提高XIN节点的噪声耐性。即，相比于XOUT节点，XIN节点的信号量小，噪声耐性低，所以优先地提高XIN节点的噪声耐性是有益的。
[0145]《芯片布局[5，]》
[0146]图15是示出图13的结构例中其各单元的详细的结构例的概略图。如图15所示，在包括XIN用的焊盘PDi的单元CL内，设置了ESD保护元件(钳位元件)CLPl，同样地，在包括XOUT用的焊盘PDo的单元CL内，也设置了ESD保护元件(钳位元件)CLPI。CLPl钳位PD1、PDo与接地电源电压GND之间。另外，在电源供给用的单元CLpw内，设置了 ESD保护元件(钳位元件)CLP2XLP2钳位金属布线MLvcc与金属布线MLvss之间。
[0147]CLP2由例如pn结二极管D2、n沟道型MOS晶体管MNd等构成，该pn结二极管D2以MLvss侧为阳极、以MLvcc侧为阴极，该η沟道型MOS晶体管MNd在MLvcc与MLvss之间连接源极/漏极路径并对MLvss连接了栅极。另一方面，CLPl由pn结二极管Dl等构成，该pn结二极管Dl以GND侧为阳极、以H)1、ro0侧为阴极。如果在成为信号用的CLPl中应用MNd那样的保护元件，则寄生电容的增大、漏电流的增大等变得过大，所以在此应用了 pn结二极管。
[0148]图15的结构例具备如下那样的特征。首先，作为第九特征，举出如下特征:对XIN、χουτ用的焊盘ro 1、roo，没有连接电源电压(vcc)侧的钳位元件，而仅连接了 gnd侧的钳位元件。这是为了使晶体振荡装置对应于宽幅的电源电压。即，假设对ro1、PD0连接电源电压侧的钳位元件，则该钳位元件的电容值有可能根据电源电压的值而变化，XIN节点、χουτ节点的寄生电容的值变化(振荡强迫变得不稳定)，是为了防止该现象。
[0149]接下来，作为第10特征，举出如下特征:在CLpw内设置了ESD保护元件CLP2。通常，ESD保护元件设置于外部端子的附近(例如H)S2、PDV的单元内)，但在该情况下，在从外部端子至OSCBK的电源路径中存在距离，所以例如，在MLvcc、MLvs s中直接混入了电涌那样的情况下，有可能无法充分保护OSCBK。因此，通过如图15的结构例那样，在OSCBK的附近配置CLP2，能够从电涌充分地保护0SCBK。另外，也可以在外部端子的附近(例如H)s2、PDV的单元内)配置ESD保护元件，还可以根据情况省略。另外，在此，以图13的结构例为例子进行了说明，但关于焊盘PD1、PDo的ESD保护元件，在其他结构例中同样也可以应用。另外，关于电源供给用的单元中的ESD保护元件，例如，可以同样地应用于还包括图14的结构例在内的OSCBK不具备专用的电源的结构。
[0150]《半导体封装的布局》
[0151]图16是示出本发明的一个实施方式的晶体振荡装置中其封装结构的一个例子的概略图。图16所示的半导体封装PKG与上述图13等的结构例同样地，搭载了在振荡电路部OSCBK中不具备专用的电源的半导体芯片CP4b。半导体封装I3KG具备由VSS用的外部端子PNs2和VCC用的外部端子PNv构成的一组电源端子，PKG内的CP4b通过从该一组电源端子供给的电源进行规定的动作。CP4b在此除了 OSCBK以外，还具备规定的电路块CB。并且，在CP4b中，与OSCBK对应地配置了由多个单元CL构成的单元区域CLBo，与CB对应地，与CLBo隔开一定的距离而配置了由多个CL构成的单元区域CLBc。
[0152]在此，在CLBc内，作为第11特征，与外部端子PNs2对应地配置了2个焊盘PDs21、PDs22，与外部端子PNv对应地配置了2个焊盘I3Dvl UPDvl2oPDs21、PDs22分别经由不同的接合线BW共同地连接到PNs2，PDv11、PDv12分别经由不同的接合线BW共同地连接到PNv。对H)s21、rovll，分别连接了图13等所述那样的在OSCBK上延伸的金属布线MLvss、MLvcc。另一方面，对H)s22、PDvl 2，分别经由金属布线MLl、ML2连接了电路块CB。
[0153]这样，通过使用第11特征，能够实现电源噪声降低。例如，在只存在一组电源且假设与PNs2、PNv对应的焊盘分别是I个的情况下，来自CB的电源噪声有可能经由该焊盘回入至IJ0SCBK侧，而产生振荡的不合适。因此，如果如图16的结构例那样，与I个外部端子对应地设置2个焊盘，并从I个外部端子对它们进行双接合，则来自CB的电源噪声经由2根接合线BW回入到OSCBK侧。此时，BW具有电感成分，所以与电源的寄生电容成分合起来构成低通滤波器，其结果，能够使从CB回入到OSCBK侧的电源噪声衰减。另外，在此，对I个外部端子对应了2个焊盘，但也可以进一步扩展而对应于3个以上的焊盘。
[0154]《布线基板的详细的布局》
[0155]《基板布局[I]》
[0156]图17是示出本发明的一个实施方式的晶体振荡装置中成为其构成要素的布线基板的布局结构例的概略图。在图17中，在布线基板P C BI上，安装了半导体封装I3 K GI d。在PKGld中，沿着X轴方向依次配置了规定的信号XX用的外部端子PNxx、XIN用的外部端子PN1、VSS用的外部端子PNsl、X0UT用的外部端子PNo，夹着I根外部端子而配置了 VSS用的外部端子PNs2。在PCBl的最上层的布线层(相应于图1(b)的第一布线层LYl)中，在PKGld的安装部分中形成了 VSS用的布线图案LN_VSSld。对该LN_VSSld，连接了上述VSS用的2根外部端子PNsl、PNs2。
[0157]在PCBl上，作为外装部件安装了电容Cg、Cd以及晶体振子XTAL。另外，在PCBl中，在最上层的布线层(图1(b)的LYl)中，除了LN_VSSld，还形成了布线图案LN_XIN、LN_XOUT、LN_￥551&、1^_￥35113、1^_￥331(3、1^_乂乂。1^_乂1~的一端与乂1~用的？祖连接，在大致￥轴方向上延伸，另一端与Cg的一端连接。LN_X0UT的一端与XOUT用的PNo连接，在大致Y轴方向上经由电阻Rd(可省略)延伸，另一端与Cd的一端连接。LN_XIN以及LN_X0UT具有在X轴方向上延伸的分支布线，在LN_XIN的分支布线的前头与LN_X0UT的分支布线的前头之间连接有XTAL。
[0158]LN_VSSlb的一端与VSS用的PNsl连接，在LN_XIN与LN_X0UT之间的区域中在大致Y轴方向上延伸。Cg、Cd的另一端与VSS用的布线图案LN_VSSlc连接。LN_VSSla的一端与VSS用的 PNs 2 连接，以包围上述XTAL、Cg、Cd、LN_X IN、LN_X0UT、LN_VSS I b、LN_VSS I c 的形成区域或者安装区域的方式大致环状地配置。LN_VSSlc在最上层的布线层(图1(b)的LYl)中，与LN_VSSla连接。另外，LN_XX的一端与XX用的PNxx连接，先向PKGld的内侧方向延伸之后(在PKGld的安装部分内延伸之后)，向规定的方向延伸。
[0159]另外，在PCBl中，在上述最上层的布线层中的各布线图案(LN_XIN、LN_XOUT、LN_VSSla、LN_VSSlb、LN_VSSlc)的下层部分(Z轴方向)的布线层(相当于图1(b)的第η布线层LYn)中，形成了成为VSS用的面状的布线图案LN_VSSn<3LYn优选为最下层，但并不一定限于此，也可以是位于最上层与最下层之间的内层。上述LN_VSSlb的另一端附近经由通孔TH连接到LN_VSSn，LN_VSS I a的一端附近以及另一端附近也经由通孔TH连接到LN_VSSn。
[0160]在此，图17的结构例具备如下那样的特征。首先，具备上述第一特征(在PNi与PNo之间配置PNs I)、第二特征(在LN_XIN与LN_X0UT之间配置LN_VSSI b)、第四特征(在下层配置LN_VSSn)，由此得到管脚间的寄生电容降低效果、管脚间的耦合噪声降低效果、以及噪声耐性提高效果等。进而，作为第12特征，举出如下点:先用短的布线(LN_VSSlc)将电容Cg、Cd的另一端结合之后，连接到LN_VSSla。由此，与第三特征同样地，相比于直接连接到LN_VSSla的情况(图32的结构例的情况)，噪声耐性提高。但是，为了使噪声耐性进一步提高，优选如图1的结构例等那样，连接到更接近半导体封装的VSS节点而配置的LN_VSSlb。另外，作为第13特征，可以举出布线图案LN_XX的布线方向。通过使LN_XX从PNxx向半导体封装的内侧方向先延伸，从而相比于向外侧方向延伸的情况(图32的结构例的情况)，能够降低与XIN节点之间的寄生电容以及耦合噪声，能够提高XIN节点的噪声耐性。
[0161]另外，在图17中，在VSS用的布线图案LN_VSSla中与VSS用的外部端子PNs2靠近的部位连接到VSS用的端口(PORT) JSS用的端口(PORT)是指，在该布线基板上安装的未图示的电源生成装置(DC—DC转换器等)的VSS端子。端口(PORT)的连接位置不特别限于此，但优选设成尽可能接近半导体封装的VSS节点(VSS用的外部端子)的位置。从该观点来看，还可以将连接位置设成例如LN_VSSld等。另一方面，在作为比较例假设将连接位置设成并非LN_VSSla的PNs2侧的端部等的情况下，伴随振荡动作从PNs2经由LN_VSSla的整体向端口(PORT)流过电流，所以在噪声耐性的观点上并不优选。
[0162]《基板布局[2]》
[0163]图18是示出本发明的一个实施方式的晶体振荡装置中成为其构成要素的布线基板的其他布局结构例的概略图。在图18中，在布线基板PCB2上，安装了与图17同样的半导体封装PKGld以及外装部件(电容Cg、Cd、电阻Rd、晶体振子XTAL)，形成了与图17大致同样的布线图案。与图17的相异点是如下的2点。第一点在于，在从XIN用的外部端子PNi延伸的布线图案LN_XIN的末端与从XOUT用的外部端子PNo延伸的布线图案LN_X0UT的末端之间，连接了XTAL。第二点在于，Cg、Cd的一端与从VSS用的外部端子PNsl延伸的布线图案LN_VSSlb连接，Cg的另一端与LN_XIN连接，Cd的另一端与LN_X0UT连接。这样，在图18的结构例中，代替图17中叙述的第12特征而具备图1中叙述的第三特征(对LN_VSSIb连接Cg、Cd的一端)。由此，相比于图17的结构例，能够进一步提高噪声耐性。另外，关于其他特征，与图17的情况相同。
[0164]《基板布局[3]》
[0165]图19是示出将图18变形了的布局结构例的概略图。在图19中，在布线基板PCB3上，安装了具备与图18不同的外部端子PN的半导体封装PKGI a。在PKGI a中，沿着X轴方向依次配置了 VSS用的外部端子PNs3、XIN用的外部端子PN1、VSS用的外部端子PNsUXOUT用的外部端子PNo、VSS用的外部端子PNs4。即，与上述图4的结构例同样地，成为PN1、PNo分别被VSS夹住的配置。
[0166]在PCB3上，对PKGla的安装部分中形成的VSS用的布线图案LN_VSSld，连接上述VSS用的3个外部端子?他3、？他1、？他4。关于从?祖、？他1、？如延伸的各布线图案1^^(111^_VSSlb, LN_X0UT、与其连接的各种外装部件(电容Cg、Cd、电阻Rd、晶体振子XTAL)的安装，与图18的结构例同样。在此，在图19的结构例和图18的结构例中，VSS用的布线图案LN_VSSla的结构稍微不同。LN_VSSla在图18的结构例中以PNs2为起点而形成为大致环状，其终点在最上层的布线层(图1(b)的LYl)中成为开放状态，但在图19的结构例中形成为在PNs4与PNs3之间完整地构成环。即，在最上层的布线层中，由LN_VSSla和LN_VSSld形成完整的环布线。
[0167]如果使用这样的结构例，则除了图18中叙述的各种效果以外，能够通过成为VSS节点的环布线完全地保护XIN节点、X0UT节点以及各种外装部件，所以相比于图18的结构例，能够进一步提高噪声耐性。但是，有可能由于该环布线作为环天线发挥功能而噪声耐性降低，但在此，如第四特征所述，在下层中设置了成为VSS用的面状的布线图案LN_VSSn，KW不会特别出现问题。另外，图18的结构例中的LN_VSSla在假设不存在LN_VSSn的情况下，一端被开放，所以不会起到作为环天线的功能，但有时作为单极天线发挥功能。在该情况下，有可能在与LN_VSSla的布线长对应的频率下产生共振，产生该频率的噪声。另外，在图19中，没有示出VSS用的端口的连接位置，但例如还可以设成LN_VSSla中的PNs4的附近、LN_VSSla中的PNs3的附近、或者LN_VSSld等。
[0168]《基板布局[4]》
[0169]图20是示出将图18变形了的其他布局结构例的概略图。在图20中，在布线基板PCB2a上，安装了具备与图18不同的外部端子PN的半导体封装PKG2a。在PKG2a中，沿着X轴方向依次配置了规定的信号XX用的外部端子PNxx、XIN用的外部端子PN1、X0UT用的外部端子PNo，并夹着I根外部端子配置了VSS用的外部端子PNs2。即，与上述图2、图7等的结构例同样地，成为PNi和PNo邻接配置了的结构例。
[0170]在PCB2a上，对PKG2a的安装部分中形成的VSS用的布线图案LN_VSSld，连接了上述￥35用的外部端子?他2。关于从各外部端子?1^?、？附、？如、？他2延伸的各布线图案1^_父父、LN_XIN、LN_XOUT、LN_VSSla，与图18的情况同样。但是，在此，在PNi与PNo之间不存在VSS用的外部端子，所以在LN_XIN与LN_X0UT之间的区域中，岛状地孤立地配置了VSS用的布线图案U^VSSlkU^VSSlb经由通孔TH连接到下层的VSS用的布线图案LN_VSSn。另外，关于各种外装部件(电容Cg、Cd、电阻Rd、晶体振子XTAL)的安装，与图18的情况同样。
[0171]如果使用这样的结构例，则即使在XIN用的外部端子PNi和XOUT用的外部端子PNo邻接的情况下，通过如第二特征所述，设置LN_VSSlb，能够降低XIN节点与XOUT节点处的管脚间的寄生电容、耦合噪声。另外，通过如第三特征所述，对该LN_VSSlb连接Cg、Cd的一端，噪声耐性提高。另外，关于其他特征以及效果，与图18的情况同样。
[0172]《基板布局[5]》
[0173]图21是示出将图20变形了的布局结构例的概略图。在图21所示的布线基板PCB2b上，安装了与图20同样的半导体封装PKG2a以及各种外装部件(电容Cg、Cd、电阻Rd、晶体振子XTAL)，形成了与图20同样的各种布线图案。图21的结构例与图20的结构例的差异点在于，布线图案LN_VSSlb在图20的结构例中岛状地孤立地配置，相对于此，在图21的结构例中，利用外部端子PNi与外部端子PNo之间的空间，连接到PKG2a的安装部分中形成的VSS用的布线图案LN_VSSld。如果使用这样的结构例，则除了图20中叙述的各种效果以外，能够进一步提高噪声耐性。即，在图20的结构例中，在PKG2a的VSS节点与布线图案LN_VSSlb之间存在距离，所以有可能产生VSS电平的不一致，但通过使用图21的结构例，能够缩短该距离，能够抑制伴随VSS电平的不一致而产生的电源噪声。
[0174]《基板布局[6]》
[0175]图22是示出将图21变形了的布局结构例的概略图。在图22所示的布线基板PCB2c上，安装了与图21不同的半导体封装PKG2b。图22的半导体封装PKG2b与图21的PKG2a不同，成为在XIN用的外部端子PN1、X0UT用的外部端子PNo的附近不存在VSS用的外部端子(图21中的PNs2)的结构。关于PCB2c中的布线图案、各种外装部件的安装方法，与图21的PCB2b大致相同。
[0176]在此，作为图22与图21的相异点，在图22中，不存在VSS用的外部端子，所以大致环状地形成的VSS用的布线图案LN_VSSla的两端在最上层的布线层(图1(b)的LYl)中成为开放状态。如果使用这样的结构例，则即使在PN1、PNo的附近不存在VSS用的外部端子的情况下，也能够得到与图21大致同样的效果。另外，在此，示出了将VSS用的端口(PORT)连接到VSS用的布线图案LN_VSS I d连接的例子，但当然不限于此。
[0177]《基板布局[7]》
[0178]图23是示出将图17变形了的布局结构例的概略图。在图23所示的布线基板PCBla上，安装了与图17不同的半导体封装PKG2a。在半导体封装PKG2a中，如图20等所述，沿着X轴方向依次配置了规定的信号XX用的外部端子PNxx、XIN用的外部端子PN1、X0UT用的外部端子PNo，并夹着I根外部端子而配置了VSS用的外部端子PNs2。即，与图17的PKGld不同，成为在PNi与PNo之间不存在VSS用的外部端子的结构。
[0179]相伴于此，在图23的PCBla中，在XIN用的布线图案LN_XIN与XOUT用的布线图案LN_XOUT之间的区域中，VSS用的布线图案LN_VSSlb岛状地孤立地配置。LN_VSSlb经由通孔TH连接到下层的VSS用的布线图案LN_VSSn。关于这以外的结构，与图17相同。如果使用这样的结构例，则即使在PNi与PNo邻接的情况下，也可以通过如第二特征所述，设置LN_VSSlb，来降低XIN节点和XOUT节点处的管脚间的寄生电容、耦合噪声。
[0180]《基板布局[8]》
[0181]图24是示出将图19变形了的布局结构例的概略图。在图24所示的布线基板PCB3a上，安装了与图19不同的半导体封装PKGIe。在半导体封装PKGle中，沿着X轴方向，依次配置了 XIN用的外部端子PN1、VSS用的外部端子PNsl、XOUT用的外部端子PNo。但是，与图19的情况不同，在PN1、PNo的附近，除了PNsl以外不存在VSS用的外部端子。
[0182]相伴于此，在图24的PCB3a中，VSS用的布线图案LN_VSSla的两端利用邻接的外部端子PN之间的空间连接到PKGle的安装部分中形成的VSS用的布线图案LN_VSSld。因此，SP使在该情况下，也与图19的结构例同样地，由LN_VSSla和LN_VSSld形成环布线。关于其他结构，与图19同样。如果使用这样的结构例，则即使在PN1、PNo的附近不充分地存在VSS用的外部端子的情况下，也能够得到与图19大致同样的效果。
[0183]《基板布局[9]》
[0184]图25是示出将图24变形了的布局结构例的概略图。在图25所示的布线基板PCB3b上，安装了与图24同样的半导体封装PKGle，进而形成了与图24同样的各种布线图案。图25的结构例与图24的结构例的差异点在于，电容Cg、Cd的一端在图24中连接到VSS用的布线图案LN_VSSlb，相对于此，在图25中连接到VSS用的布线图案LN_VSSla。如果将图25的结构例与图24的结构例进行比较，则如第三特征所述，在噪声耐性的观点上，优选为图24的结构例。但是，如果与图32的结构例进行比较，则由于存在第一以及第二特征(在XIN节点与XOUT节点之间存在VSS节点)、第四特征(在下层存在LN_VSSn)、由LN_VSSla、LN_VSSld构成的环布线，从而能得到充分的噪声耐性提高的效果。
[0185]《基板布局[10]》
[0186]图26是示出本发明的一个实施方式的晶体振荡装置中成为其构成要素的布线基板的又一布局结构例的概略图。在图26所示的布线基板PCB4上，安装了半导体封装PKGlbl。在PKGlbl中，沿着X轴方向，依次配置了VSS用的外部端子PNs3、XIN用的外部端子PN1、VSS用的外部端子PNsl、X0UT用的外部端子PNo。另外，该外部端子的配置类似于图5的结构例。在PCB4的最上层的布线层(图1(b)的LYl)，在PKGlbl的安装部分中形成了VSS用的布线图案LN_VSSld。对该LN_VSSld，连接了上述VSS用的2根外部端子PNsl、PNs3。
[0187]关于与?祖、？他1、？％连接的各布线图案1^_乂111^_￥55113、1^_乂01]1'，与图18的布线图案相同，关于各种外装部件(电容Cg、Cd、电阻Rd、晶体振子XTAL)的安装方法，也与图18的情况同样。但是，在此，与图18的情况不同，成为在下层不具备VSS用的布线图案(图18的LN_VSSn)的结构例。这是因为设想了如下情形:在例如使用厚度(Z轴方向)非常小那样的布线基板PCB4的情况下，与该下层的VSS用的布线图案相伴的寄生电容变得过大。
[0188]在该情况下，需要使得用VSS节点充分保护LN_XIN、LN_XOUT、LN_VSSlb的形成区域以及各种外装部件的安装区域，而且也不产生环天线的功能。因此，在此，设置了从PNs3在Y轴方向上延伸之后在X轴方向上延伸的大致L字状的布线图案LN_VSSlal、和在LN_X0UT的周边从LN_VSSld通过相互邻接的外部端子PN之间的空间而在Y轴方向上延伸的布线图案LN_VSSla2。并且，以不形成完整的环布线的方式，在LN_VSSlal的末端部分与LN_VSSla2的末端部分之间设置了若干缝隙。该缝隙的位置为从LN_XIN、LN_X0UT整体远离的位置，并且为更从LN_XIN远离的位置。通过使用这样的结构例，即使在使用非常薄的布线基板的情况下，也能够某种程度地得到此前叙述那样的各种效果。
[0189]《基板布局[11]》
[0190]图27是示出将图26变形了的布局结构例的概略图。在图27所示的结构例中，也与图26的结构例同样地，在下层不具备VSS用的布线图案，对应于非常薄的布线基板。在图27所示的布线基板PCB5上，安装了半导体封装PKG2c ο在PKG2c中，沿着X轴方向，依次配置了VSS用的外部端子PNs5，并夹着I根外部端子而配置了XIN用的外部端子PN1、X0UT用的外部端子PNo。
[0191]在PCB5中，与图26的情况同样地，设置了与PNs5连接的布线图案LN_VSSlal和与LN_VSSld连接的布线图案LN_VSSla2。关于与PN1、PNo连接的各布线图案LN_XIN、LN_X0UT、各种外装部件(电容Cg、Cd、电阻Rd、晶体振子XTAL)的安装方法，与图17的结构例大致相同。但是，关于配置于LN_XIN与LN_X0UT之间的VSS用的布线图案LN_VSSlb，利用PNi与PNo之间的空间而连接到LN_VSSld。通过使用这样的结构例，能够得到与图26同样的效果。
[0192]《半导体封装以及芯片的详细的布局》
[0193]《布局[I]》
[0194]图28是示出本发明的一个实施方式的晶体振荡装置中成为其构成要素的半导体封装以及半导体芯片的详细的布局结构例的图。图28所示的结构例适当地反映了此前叙述的各种特征。在图28所示的半导体封装PKG中，沿着X轴方向，依次配置了设定信号用的外部端子PNmf、XIN用的外部端子PN1、XOUT用的外部端子PNo、复位信号用的外部端子PNr、XIN用的外部端子PNi2、VSS用的外部端子PNs、X0UT用的外部端子PDo2、VCC用的外部端子ΡΝν。另夕卜，在半导体芯片CP内，形成了子时钟信号用的振荡电路部OSCBKs、主时钟信号用的振荡电路部OSCBKm ο
[0195]OSCBKs、0SCBKm都具备图30所示那样的逆变器电路IV、反馈电阻Rf等，但各自生成的振荡信号的频率不同。OSCBKm例如生成几MHz?几十MHz等的振荡信号，OSCBKs例如生成以32kHz等为代表的小于IMHz的振荡信号。上述PN1、PNo是OSCBKs用的信号端子，PNi2、PNo2是OSCBKm用的信号端子。在PNi与PNo之间，虽然未图示，但作为外装部件连接了低CL值对应(例如CL值=3?7pF)的晶体振子。作为该晶体振子，代表性地使用音叉型晶体振子。另一方面，在PNi2与PNo2之间，虽然未图示，但作为外装部件连接了晶体振子。作为该晶体振子。代表性地使用了 AT截止晶体振子。
[0196]在半导体芯片CP内，沿着X轴方向，设置了与OSCBKs对应的单元区域CLBl、与OSCBKm对应的单元区域CLB2、以及其他共同的单元区域CLB3XLBl在X轴方向上，配置于CLB2与CLB3之间，但在与CLB2以及CLB3之间确保了一定的间隔。外部端子PNs经由3根接合线BW连接到CLB2内形成的3种焊盘I3Dsql、PDsq2、PDss。外部端子PNv经由2根接合线BW连接到CLB2内形成的2种焊盘F1Dvql、PDvq2。其中，PDvql、PDsql经由金属布线MLvcc、MLvss适当连接到CLBl内的各电源供给线(VCCQ、VSSQ等)。另外，PDvq2、PDsq2适当连接到CLB2内的各电源供给线(VCCQ、VSSQ等)。对于CLBl内的各电源供给线和CLB2内的各电源供给线，在此除了设置了 I根共同的接地电源电压线(VSS)以外，基本上分离而形成。
[0197]在单元区域CLBl中，形成了XIN用的焊盘PDi和XOUT用的焊盘PDo，在和I3Di对应的单元与和PDo对应的单元之间，具备电源供给用的单元CLpw。另外，CLBl具备接收来自上述MLvcc、MLvss的电源供给的2个单元，来自该单元的电源经由各电源供给线传送到CLpw，并且经由该CLpw供给到OSCBKs的内部。在接收该电源供给的2个单元和CLpw内，具备ESD保护元件。
[0198]在这样的结构例中，关于OSCBKm，PNi2被PNr和PNs夹住，Η)ο2被PNs和PNv夹住，与它们对应的各焊盘也适当地夹住XIN节点和XOUT节点。因此，充分实现管脚间的耦合噪声降低、XIN节点、XOUT节点的噪声耐性提高等。另一方面，关于0SCBKs，PNi和PNo邻接配置，所以有可能管脚间的寄生电容增大、耦合噪声增大，而且还有可能XIN节点、XOUT节点的噪声耐性降低。因此，在此，通过在PDi对应的单元与PDo对应的单元之间设置电源供给用的单元CLpw，来减小寄生电容、耦合噪声的问题，进而，通过在CLBI与CLB2、CLB3之间确保一定的间隔，并且分离形成各电源供给线，来提高噪声耐性。另外，PNr以及PNmf分别是复位信号用以及设定信号用，所以不会频繁地变动，从该观点来看，也能够提高噪声耐性。
[0199]《布局[2]》
[0200]图29是示出将图28变形了的半导体封装以及半导体芯片的详细的布局结构例的图。图29的结构例与图28的结构例的主要的差异点在于，在图29的结构例中，沿着芯片的一边(沿着X轴方向)配置了单元区域CLB4，在Y轴方向(芯片的内侧方向)上坐标与CLB4不同的位置处配置了单元区域CLBl XLBl与图28的结构例同样地，是面向子时钟的振荡电路部OSCBKs用。另一方面，CLB4是芯片共用，其一部分的单元被用作面向主时钟的振荡电路部OSCBKm用。如果使用图29的结构例，则相比于图28的结构例，能够使CLBl从其他单元区域更分离，所以能够进一步提高噪声耐性等。
[0201]以上，根据实施方式，具体说明了由本
【发明人】完成的发明，但本发明不限于上述实施方式，可以在不脱离其要旨的范围内进行各种变更。
[0202]例如，本实施方式的晶体振荡装置适用于如图28所示以32kHz为代表的子时钟用的晶体振荡装置而更有益，但不限于此，根据情况还可以适用于主时钟用的晶体振荡装置。但是，在子时钟用的晶体振荡装置的情况下，相比于主时钟用的晶体振荡装置，消耗电流更小，信号量也更小，所以噪声耐性有可能更降低。除此之外，如果为了进一步降低消耗电流而使用低CL值对应的晶体振子，则有可能导致噪声耐性的进一步降低、寄生电容的影响等。在这样的观点上，更优选适用于子时钟用的晶体振荡装置。
[Ο2。3]另外，在此，作为半导体封装，使用了以QFP(Quad Flat Package，四方扁平封装)等为代表的外部引线型的方式，但当然不限于此，也可以是其他封装方式。例如，即使是BGA(BallGrid Array，球栅阵列)等那样的球型的方式，也可以适当地适用上述半导体芯片内的各种特征、布线基板上的各种特征等。
[0204]《晶体振荡装置整体的代表性的实施方式[1B]》
[0205]图34是示出本发明的一个实施方式的晶体振荡装置中其整体的结构例的概略图。图34所示的晶体振荡装置具备半导体芯片(半导体装置)CP1、和在CPl的外部设置的电容Cg、Cd以及晶体振子XTAL ο在CPI中，形成了控制电路块CTLBK、振荡电路块(振荡电路部)OSCBK1、以及比较器电路块CMPBK。OSCBKI具备:一端与电源电压VCC连接的电流源I So ；漏极与I So的另一端连接、源极与接地电源电压GND (OV)连接的振荡用的NMOS晶体管丽ο ；以及连接于MNo的栅极与漏极之间的高电阻(例如10ΜΩ等)的反馈电阻Rf JNo的栅极与振荡输入信号XIN用的外部端子连接，MNo的漏极与振荡输出信号XOUT用的外部端子连接。
[0206]电容Cg连接于XIN用的外部端子与GND之间，电容Cd连接于XOUT用的外部端子与GND之间。XTAL连接于XIN用的外部端子与XOUT用的外部端子之间。另外，在图34中虽然省略，但根据情况，还可以如图50那样附加限制用的电阻Rd等。XTAL成为例如3?7pF这样的对应于低负载电容值(低CL值)的结构，代表性地使用音叉型晶体振子。Cg、Cd例如具有同一电容值，设定为如果忽略各种寄生电容，则通过Cg、Cd的串联连接得到的合成电容值与XTAL的CL值一致那样的值。
[0207]CTLBK具备生成无电压依赖的稳定的基准电流Iref的基准电流生成电路IREFG，电流源ISo使用该Iref生成规定的偏置电流。MNo以及ISo构成反转逻辑电路(或者负性电阻生成电路)，MNo使用来自ISo的偏置电流以与晶体振子XTAL等的各种参数对应的振荡频率进行振荡动作。由此，在外部端子(XOUT)中，生成具有例如32kHz等频率的振荡输出信号XOUT。在此，为了低功耗化，来自ISo的偏置电流成为例如10nA左右这样的非常小的值，相伴于此，XOUT中的电压振幅的大小也成为例如100?300mV左右这样的非常小的值。比较器电路块CMPBK通过以规定的比较电压为基准对XOUT的电压电平进行大小判定，将XOUT整形为具有VCC电平(例如1.6V以上等)的电压振幅的矩形波的振荡信号(时钟信号)。
[0208]另外，图34的晶体振荡装置不仅可以连接低CL值对应的晶体振子XTAL，而且还可以连接例如12.5pF这样的标准CL值对应的XTAL。对于标准CL值对应的XTAL，代表性地使用AT截止晶体振子。在使用标准CL值对应的XTAL的情况下，如果是来自上述电流源ISo的低CL值用的偏置电流(例如10nA左右)，电流值就不足。因此，在图34中，ISo成为能够根据来自控制电路块CTLBK的模式设定信号MD变更偏置电流的大小的可变电流源。在连接标准CL值对应的XTAL的情况下，来自ISo的偏置电流被设定为相比于上述低CL值用的偏置电流例如大I位左右以上的值。
[0209]这样，图34的晶体振荡装置例如具备如下那样的特征。第一特征点在于，对低CL值对应的晶体振子XTAL组合以非常小的偏置电流动作的反转逻辑电路(MNo、ISo)，通过比较器电路块CMPBK补偿成为其副作用的XOUT中的电压振幅缩小。由此，特别是，能够将反转逻辑电路的偏置电流降低到极限，所以实现晶体振荡装置的低功耗化。第二特征点在于，反转逻辑电路(丽ο、I So)在VCC与GND之间成为2级的串联连接结构。由此，能够对应于宽范围的电源电压VCC(例如，1.62V?5.5V)，特别是，受到各种电子设备的低功耗化(即低电源电压化)的趋势，能够对应于低电源电压。第三特征点在于，能够将电流源ISo设为可变电流源，对用户，使用同一半导体芯片CPl来提供多个晶体振子XTAL的选择范围(低CL值对应或者标准CL值对应)ο由此，能够实现成本降低、便利性提高等。
[0210]《晶体振荡装置整体的代表性的实施方式[2B]》
[0211]图35是示出本发明的一个实施方式的晶体振荡装置中将图34变形了的整体的结构例的概略图。图35所示的晶体振荡装置相比于图34的结构例，不同点在于:在半导体芯片CP2中的振荡电路块0SCBK2内追加了开关电路SWI。另外，相伴于此，不同点在于:控制电路块CTLBK根据使能信号IEN控制SWl的0N/0FF。关于这些以外的结构，与图34相同，所以省略详细的说明。SWl插入于电流源ISo与振荡用的匪OS晶体管MNo的漏极之间。并且，ISo和SWl的连接节点与XOUT用的外部端子连接。
[0212]图36是示出图35的晶体振荡装置中其详细的结构例的电路块图。在图36中，半导体芯片CP2a除了上述振荡输入信号XIN用以及振荡输出信号XOUT用的外部端子以外，还具备电源电压VCC用以及接地电源电压GND用的外部端子。对CP2a内的控制电路块CTLBK，从多个(在此5根)内部端子，分别输入振荡使能信号X0SC_EN、反转逻辑使能信号XINV_EN、模式选择信号XMSELUXMSEL2、整形信号XTR頂。X0SC_EN是用于将晶体振荡装置整体控制为激活状态(ON状态或者有效状态)或者非激活状态(OFF状态或者无效状态)的主信号，在图36的例子中，在设为非激活状态的情况下，基准电流生成电路IREFG停止基准电流的生成动作。
[0213]反转逻辑使能信号XINV_EN是成为上述使能信号IEN的源的信号，是用于控制振荡电路块0SCBK2内的反转逻辑电路的激活状态或者非激活状态的信号。模式选择信号XMSELl、XMSEL2是用于判别晶体振子XTAL是低CL值对应还是标准CL值对应的信号，是成为上述模式设定信号MD的源的信号。整形信号XTR頂是用于校正电流源ISo的制造偏差等的信号。这些内部端子(X0SC_EN、XINV_EN、XMSELl、XMSEL2、XTR頂)例如与在半导体芯片CP2a内独立具备的未图示的各种功能组件(处理器组件、控制器组件、时钟生成组件等)连接，根据情况，一部分也可以是CP2a的外部端子。
[0214]在图36中，在振荡电路块0SCBK2内，形成了上述电流源ISo、振荡用的匪OS晶体管丽ο、以及相当于开关电路SWl的匪OS晶体管丽sw。另外，在此对MNsw的栅极连接电容Cl，根据XINV_EN，基准电流生成电路IREFG对Cl进行充放电，从而控制MNsw的0N/0FF。但是，当然不限于此，也可以通过XINV_EN对MNsw的栅极直接进行电压驱动。
[0215]在图36中，在比较器电路块CMPBK内，形成了比较器电路CMP1、缓冲器电路BF1、“或非”运算电路NRl、逆变器电路IVl以及“与”运算电路ADl XMPl以比较电压Vref为基准对振荡输出信号χουτ进行大小判定，生成具有电源电压VCC电平的电压振幅的时钟信号。该时钟信号经由BFl传送到NRl的2个输入的一方。对NRl的2个输入的另一方，经由IVl传送从内部端子输入的时钟输出使能信号XC_EN，NRl的输出与时钟信号XC用的内部端子连接。在XC_EN是‘L’电平时，不论BFl的输出，时钟信号XC被固定于‘L’电平。“与”运算电路ADl中，XOUT输入到2个输入的一方，从内部端子输入的旁路使能信号XBYP_EN传送到2个输入的另一方，输出与旁路信号XBYP用的内部端子连接。在XBYP_EN是‘H’电平时，XOUT用的外部端子被旁路到XBYP。另外，各内部端子(XC_EN、XC、XBYP_EN、XBYP)连接到上述各种功能组件或者一部分设置为外部端子。
[0216]这样，作为第四特征，通过在振荡电路块0SCBK2内具备开关电路SWl(MNsw)JMI使晶体振荡装置的测试容易化，并且，在使晶体振荡装置中的振荡动作从非激活状态(OFF状态或者无效状态)转移到激活状态(ON状态或者有效状态)时，能够缩短其转移时间。首先，关于测试的容易化，在假设半导体芯片CP2(CP2a)是所谓微型机等的情况下，在测试微型机内的各种功能组件时，有时希望不经由晶体振荡装置而从外部的测试装置直接供给时钟信号。
[0217]此时，假设，在图34的结构例中，如果从测试装置向外部端子(XOUT)供给了时钟信号，则MNo成为ON状态，XOUT连接到GND，所以有时难以从测试装置供给时钟信号。因此，如果使用图35以及图36的结构例，则通过将SWl (MNsw)控制为OFF，能够消除经由上述MNo的短路路径，所以能够从测试装置向外部端子(XOUT)直接供给时钟信号。具体而言，通过将SWl(丽sw)控制为0FF，并且将旁路使能信号XBYP_EN设定为‘H’电平，来使外部端子(XOUT)旁路到内部端子(XBYP)，通过XBYP进行测试。另外，还能够从内部端子(XC)取出从外部端子(XOUT)供给的时钟信号，而不是从内部端子(XBYP)取出从外部端子(XOUT)供给的时钟信号，但为了希望使用具有比较高的频率的时钟信号来进行测试那样的情况，优选具备经由了 ADl的旁路路径是有益的。
[0218]接下来，关于上述振荡动作从非激活状态向激活状态的转移时间，假设在通过使用图36的X0SC_EN使IREFG的动作停止而使晶体振荡装置成为非激活状态的情况下，在恢复为激活状态时在IREFG的稳定化中需要时间，有可能使向激活状态的转移时间(直至XOUT稳定化为止的期间)长期化。因此，在将晶体振荡装置设为非激活状态时，通过在使IREFG动作的状态下将SWl (MNsw)控制为OFF，来使振荡电路块0SCBK2 (反转逻辑电路)的动作停止。由此，在恢复为激活状态时(使SWl(MNsw)返回为ON时)，能够缩短直至XOUT稳定化为止的转移时间。
[0219]另外，为了将非激活状态下的消耗电流降低至极限，优选使IREFG的动作停止，但实用上，通过使0SCBK2(反转逻辑电路)的动作停止，也实现充分的低功耗化。另外，关于上述第二特征(VCC与GND之间的串联2级连接)，在图35以及图36的结构例中，成为3级连接结构，但由于SWl(MNsw)作为开关发挥功能(打开状态或者源极/漏极间电压极其小的状态)，所以实质上视为串联2级连接。
[0220]《晶体振荡装置整体的代表性的实施方式[2B]的比较例》
[0221]图37是示出作为图36的比较例研究的晶体振荡装置整体的结构例的电路框图。在图37中，在半导体芯片CPla内，代替不存在图36所示的开关用的NMOS晶体管MNsw，而具备2个开关电路SWla、SWlb JWla在振荡用的NMOS晶体管MNo的栅极与漏极之间与反馈电阻Rf串联地插入，根据来自内部端子(或者外部端子)的振荡动作停止信号RF_OFF控制ON/OFF。SWl b插入于“与”运算电路ADI的2个输入的一方(XOUT侧)与SWl a的一端(MNo侧)之间，根据振荡输出停止信号X0UT_0FF控制0N/0FF。
[0222]如果使用这样的结构例，则通过将开关电路SWla、SWlb控制为0FF，能够在测试时无问题地形成外部端子(XOUT)与内部端子(XBYP)之间的旁路路径，能够停止振荡电路块OSCBKla的动作。但是，在例如由MOS晶体管等构成了SWla、SWlb的情况下，特别是电源电压VCC越低电压化，其ON电阻越大，无法忽略对通常的振荡动作带来的影响。即，在通常的振荡动作时，有可能伴随SWla、SWlb的ON电阻而产生振荡条件的偏移等，振荡动作的精度、稳定性有可能受到损害。另一方面，如果如图36的结构例那样，在振荡电路块0SCBK2的反转逻辑电路内设置开关用的MNsw，则相比于图37的结构例，其ON电阻的影响变小，在振荡动作的精度、稳定性的点上是更有益的。
[0223]以上，对于本实施方式的晶体振荡装置整体，说明了其概要，但本实施方式的晶体振荡装置不限于上述第一?第四特征，而具备更多的特征。以后，对于这些特征，与晶体振荡装置的详细说明一起适当地进行说明。
[0224]《控制电路块以及振荡电路块的详细内容》
[0225]图38是示出图34的晶体振荡装置中的控制电路块CTLBK以及振荡电路块OSCBKI的详细内容的图，(a)是示出其结构例的电路图、(b)是抽出了(a)的一部分的电路图。在图38中，控制电路块CTLBK具备控制逻辑电路LGC和基准电流生成电路IREFG。LGC输入模式选择信号XMSELl、XMSEL2以及整形信号XTRM，根据这些信号生成模式设定信号MDl、MD2。IREFG具备 NMOS 晶体管 MNcl、MNc2、MNsl、PM0S 晶体管 MPcl、MPc2、以及电阻 Rl、R2。
[0226]IREFG的基本结构如图38(b)所示，该结构成为生成与绝对温度成比例的基准电流Iref的所谓PTAT(Proport1nal To AbsoluteTemperature，与绝对温度成正比)电路。在图38(b)中，MNcl的源极与GND连接，栅极和漏极共同地连接。MNc2的源极经由电流设定用的电阻Ri与GND连接，栅极与丽c I的栅极共同地连接。MPc 1、MPc2构成电流镜电路，源极与VCC连接，栅极共同连接。MPc I的漏极与丽c I的漏极连接，MPc 2的漏极与丽c 2的漏极连接，并且与MPc2(MPcl)的栅极连接。
[0227]在此，丽c 1、丽c 2、MPc 1、MPc 2在栅极/源极间电压比阈值电压小的亚阈值区域(弱反转区域)中动作。在亚阈值区域中，各MOS晶体管的源极/漏极间电流Ids通过例如式(I)确定。K是长宽比(栅极宽度(W)/栅极长度(L))、1是亚阈值电流的前置系数、m是常数、Vt是“1^/(1”(1^:玻尔兹曼常数、(1:电子的电荷量、1':温度)、￥88是栅极/源极间电压^11是阈值电压。
[0228]Ids = K.1.exp((Vgs—Vth)/(m.Vt)) (I)
[0229]在将MPcl、MPc2的晶体管尺寸(L以及W)设为相同的情况下，在MPcl、MPc2中流过相同的基准电流Iref，在将MNcl、MNc2的长宽比分别设为K1、K2的情况下，从“Vgsl—Vgs2 =Iref.1^”(￥881:丽(:1的￥88、￥882:丽02的￥88)的关系，式(2)成立。
[0230]Iref=(l/Ri).m.Vt.ln(K2/Kl) (2)
[0231]根据式(2)，Iref与温度T成比例地增大，所以图38(b)的IREFG成为PTAT电路。另夕卜，由于各晶体管在亚阈值区域中动作，所以图38(b)的IREFG成为低功耗的电路。另外，关于PTAT电路，例如，以利用双极晶体管(二极管)的带隙的方式为代表而已知各种电路，但为了实现低功耗化，优选如图38(b)那样，设成利用MOS晶体管的亚阈值特性的方式。
[0232]图38(a)中的IREFG成为如下结构:图38(b)中的电阻Ri被置换为Rl和R2的串联连接电路、以及在Rl和R2的共同连接节点与GND之间连接了源极/漏极路径的开关用的MNs I。MNs I根据模式设定信号MDl控制0N/0FF，在MNs I是OFF时，成为Ri = R1+R2，在丽si是ON时，成为Ri =Rl。具体而言，在作为晶体振子连接了低CL值对应的部件时，通过使MNsI成为0FF，Iref的值被设定为小的值，在作为晶体振子而连接了标准CL值对应的部件时，通过使MNsl成为ON，Iref的值被设定为大的值。另外，在此，简化示出了该电流值设定部分(R1、R2、MNsl)，但实际上，进一步构成为:使用多个电阻、多个开关用MOS晶体管及其模式设定信号，还能够对应于与整形信号TR頂相伴的Iref的值的微调整。
[0233 ] 振荡电路块OSCBKI包括电流源I So、振荡用的匪OS晶体管MNo、以及反馈电阻Rf。1%为了低功耗化，在亚阈值区域中动作。150具备?]?05晶体管10^3、]\0^4、]\0381。]\0381作为开关发挥功能，通过模式设定信号MD2控制其0N/0FFJPC3的源极与VCC连接，漏极与MNo的漏极连接，MNc4的源极与VCC连接，漏极经由MPsl连接到MNo的漏极。MPc3、MPc4与上述IREFG中的MPcl(MPc2)构成电流镜电路，对栅极施加MPcl(MPc2)的栅极电压VBP。在此，MPc3、MPc4与MPc 1、MPc2等同样地在亚阈值区域中动作，由此实现低功耗化。
[0234]丽0中流过的偏置电流在MPs I为OFF时成为从MPc3供给的电流值，在MPs I为ON时，成为从MPc3和MPc4供给的电流的加法值。换言之，通过改变IREFG与ISo的电流镜像比，来切换偏置电流值。具体而言，在作为晶体振子而连接了低CL值对应的部件时，通过使MPsl成为OFF，来设定为小的偏置电流值，在连接了标准CL值对应的部件时，通过使MPs I成为ON，来设定为大的偏置电流值。另外，在切换低CL值用的偏置电流和标准CL值用的偏置电流时，还可以只通过利用上述IREFG的电阻值的切换、或者利用IREFG与I So的电流镜像比的切换中的某一方来进行。但是，在低CL值用和标准CL值用中偏置电流值存在一位左右以上的差异的情况下，与通过某一方进行相比，在通过两方进行时，在精度、电路面积的观点上更优选。虽然没有特别限定，但在偏置电流值例如存在10倍差异的情况下，通过IREFG的电阻值设成5倍，进而通过IREFG与ISo的电流镜像比将其设成2倍。
[0235]在此，在图38(a)、(b)的结构例中，作为第五特征，在晶体振子的CL值变更为“M”倍的情况下，使MNo的偏置电流增加至“M的平方”倍。进而，作为第六特征，不论晶体振子的CL值，使MNo的偏置电流值与绝对温度成比例地增加。关于第五特征，通过根据预先确定的晶体振子的CL值的应用范围，预先设计IREFG的电阻值的可变范围、IREFG与ISo的电流镜像比的可变范围来实现。关于第六特征，通过如上所述在基准电流生成电路IREFG中使用PTAT电路来实现。通过具备第五特征，不论晶体振子的种类(CL值)，能够将振荡余量保持为一定，通过具备第六特征，能够降低振荡余量的温度依赖性，将振荡余量保持为一定。晶体振子在各种电子设备中使用，所以关于温度依赖性，例如期望一 40?125°C这样的宽范围中的稳定动作。
[0236]在晶体振荡装置中，一般，需要将通过式(3)提供的被称为振荡余量(Rm/Re)的指标保持为规定值以上。Rm是通过振荡电路块中的反转逻辑电路实现的负性电阻值，Re是晶体振子的等价串联电阻值。ω是振荡频率(角速度)，gm是该反转逻辑电路的互导。gm是根据上述式(I)通过式(5)提供的。另外，式(3)中的CL是负载电容的值，在例如图34等中，如果忽略外装的电容Cg、Cd以外的寄生电容，则成为CL=(Cg.Cd)/(Cg+Cd)。在此，在以Cg = Cd为前提的情况下，式(3)等于式(4)。
[0237](Rm/Re) = (gm/(4.CL2.ω2)).(1/Re) (3)
[0238](Rm/Re) = (gm/(Cg.Cd.ω2)).(1/Re) (4)
[0239]gm= (q.Ids)/(m.kb.T) (5)
[0240]由式(3)以及式(4)可知:如果使gm与CL的平方、或者Cg和Cd之积成比例，则能将振荡余量保持为一定。这通过由式(5)使偏置电流(Ids)与CL的平方、或者Cg和Cd之积成比例来实现。另外，式(5)可知:gm与温度T成反比例，所以通过使偏置电流(Ids)与温度T成比例，来能够降低gm的温度依赖性。由此，如果将振荡余量保持为一定，则不需要例如加入振荡余量的偏差而多一些地设定偏置电流等的余量设计，即使在使用了低CL值和标准CL值中的某一个的情况下，也能够将偏置电流减小至理论界限，能够实现晶体振荡装置的低功耗化。
[0241]另外，如果在式(3)以及式(4)中将振荡余量设为一定，则使用越低CL值的晶体振子，能够使gm越小，由式(5)可知能够实现偏置电流(Ids)的削减(即晶体振荡装置的低功耗化)。另外，假设在将低CL值设成4pF、将标准CL值设成12pF的情况下，在从低CL值切换为标准CL值时，CL值成为3倍，所以偏置电流(Ids)需要增加至9( = 32)倍。这样，与偏置电流(Ids)的切换相伴的变动量变多，所以如上所述，优选使用利用基准电流生成电路IREFG的电阻值的切换、以及利用IREFG与电流源I So的电流镜像比的切换这两方。
[0242]图39以及图40是示出图38中的模式设定信号MD1、MD2的生成方法的一个例子的说明图。在图39的例子中，在控制逻辑电路LGC内具备寄存器电路REG，根据所使用的晶体振子、振荡模式，将所需的电流，使用选择信号XSELl、XSEL2，适当地设定为REG的值。通过该设定而生成电路的模式设定信号MD1、MD2，从而对电路供给最佳的电流。图40的例子是消除制造偏差的用法。首先，在晶体振荡装置的测试阶段，使用测试装置对外部端子(XOUT)连接电流计MEAS，从而测定来自电流源ISo的偏置电流。接下来，通过测试装置等计算和该偏置电流的测定值与设计值的误差对应的整形值，将该整形值预先储存到闪存存储器等非易失性存储器FMEM中。对于FMEM，例如，在图34等的半导体芯片CPI是微型机等的情况下，可以使用芯片内置的闪存存储器等。将FMEM内保存的整形值在晶体振荡装置的启动时等作为整形信号XTR頂而传送到控制逻辑电路LGC，反映到模式设定信号MD 1、MD2。
[0243]《比较器电路块的详细内容[I]》
[0244]图41是示出图34的晶体振荡装置中其比较器电路块CMPBK的一部分的详细的结构例的电路图。在图41中，比较器电路块CMPBK包括比较电压生成电路VREFGI和比较器电路CMPl。CMPl如图36等所述，向2个输入的一方输入振荡输出信号XOUT，向2个输入的另一方施加比较电压Vref。在此，生成该Vref的电路是VREFGl。
[0245]VREFGl具备成为上述振荡电路块内的电流源ISo的复制电路的电流源ISc、和成为振荡用的匪OS晶体管MNo的复制电路的WOS晶体管MNrp。MNrp的源极与GND连接，栅极和漏极共同地连接。13(:具备?]\?)5晶体管10^5、]\0^6、]\0^2。]\0^5、]\0^6与150内的]\0^3、]\0^4同样地，在与基准电流生成电路IREFG内的MPcl、MPc2(参照图38)之间构成电流镜电路。MPs2与ISo内的MPsI同样地，根据模式设定信号MD2控制0N/0FFIPC5的源极与VCC连接，漏极与MNrp的漏极连接，MPc6的源极与VCC连接，漏极经由MPs 2与MNrp的漏极连接。从该MNrp的漏极生成比较电压Vref。
[0246]在此，复制用的MNrp具有与振荡用的MNo相同的晶体管尺寸。另外，MPc5具有与MPc3相同的晶体管尺寸，MPc6具有与MPc4相同的晶体管尺寸。由此，与供给到振荡用的MNo的偏置电流相同的电流值的偏置电流还被供给到复制用的MNrp，从MNo生成的振荡输出信号XOUT中的振幅的中心电压电平在MNrp的漏极(栅极)中出现。CMPI将该MNrp的漏极电压作为比较电SVref^iXOUT的电压电平进行大小判定，输出具有VCC电平的电压振幅的时钟信号。
[0247]这样，在图41的结构例中，作为第七特征，使用反映了振荡电路块OSCBKl的结构的复制电路(比较电压生成电路VREFGl)生成了 XOUT的中心电压电平(在没有振荡的情况下是成为XIN = XOUT的电压电平、换言之DC性的稳定点)。此时，MNo和MNrp具有相同的晶体管尺寸，所以丽c^PVT (工艺、电压、温度)偏差也反映到MNrp，能够高精度地检测出振幅的中心电压电平。并且，通过CMPl将MNrp的漏极电压作为比较电压Vref对XOUT的电压电平进行大小判定，能够使从CMPl输出的时钟信号的占空比接近50 %，能够生成高精度(具有高的波形质量)的时钟信号。另外，特别是在使用了低CL值对应的晶体振子的情况下，XOUT的振幅电平小，所以与比较电压Vref的偏移相伴的占空比的偏差变得更显著。通过使用第七特征，能够降低这样的占空比的偏差。
[0248]《比较器电路块的详细内容[Γ]》
[0249]图42(a)是示出图41所示的比较器电路块CMI3BK的变形例的电路图，图42(b)是示出图42 (a)的动作例的波形图。图42 (a)所示的比较器电路块CMPBK相比于图41的结构例，比较电压生成电路V RE F GI a内的复制用的匪O S晶体管的结构不同。即，在图41的结构例中，具备I个复制用的匪OS晶体管MNrp，但在图42 (a)的结构例中，在比较器电路CMPI的输入(Vref侧)与GND之间并联地连接了多个复制用NMOS晶体管MNrp [ I ]?MNrp [n] oMNrp[ I ]?MNrp[η]分别与图41的MNrp同样地，进行二极管连接，具有与振荡用的MNo相同的晶体管尺寸。
[0250]这样，在图42(a)的结构例中，作为第八特征，通过使用并联连接的多个复制用匪OS晶体管，使比较电压Vref的电压电平稍微降低。这是因为，有时如图42(b)所示，实际上，振荡输出信号XOUT的中心电压电平与XOUT的电压振幅的增大一起逐渐降低，电压振幅稳定的阶段中的中心电压电平相比于振荡开始时降低AV。作为其主要原因，可以举出在振荡电路块中，相比于电流源(PM0S晶体管)ISo，振荡用的NMOS晶体管MNo的驱动能力更高。另夕卜，AV的大小例如是50?200mV左右。
[0251]因此，如果使用第八特征，则能够校正该AV，使从CMPl输出的时钟信号的占空比接近50%。进而，作为其他效果，如图42(b)所示，在振荡输出信号XOUT的电压振幅生长的阶段，在其半周期量的电压振幅没有达到Λ V那样的区域SAR中，没有CMPI的输出变动，所以实现该区域中的低噪声化。其结果，振荡开始时的稳定性提高，能够提高噪声耐性。
[0252 ]另外，在此，仅根据MNrp [ I ]?MNrp [ η ]的并联个数(η)进行了 AV的校正，但还可以根据情况，通过并用电流源ISc中的电流镜像比的调整来进行AV的校正。具体而言，通过例如将ISc内的各PMOS晶体管的尺寸设为小于ISo内的各PMOS晶体管的尺寸，由此使来自ISc的复制用的偏置电流值小于来自ISo的振荡用的偏置电流值，与其对应地减少上述并联个数(η)。在该情况下，在ISo和ISc中偏置电流值不同，所以相比于设成相同的情况，作为复制电路的精度有可能稍微降低，但能够实现电路面积降低、功耗降低。
[0253]《比较器电路块的详细内容[2]》
[0254]图43是示出图36的晶体振荡装置中其比较器电路块CMPBK的一部分的详细的结构例的电路图。图43所示的比较器电路块CMPBK相比于图41的结构例，不同点在于:与插入到振荡电路块0SCBK2内的开关用的NMOS晶体管MNsw对应地，具备成为其复制品的NMOS晶体管MNsrp ο MNsrp通过在电流源I Sc的一端(MPc5的漏极)与MNrp的漏极之间连接源极/漏极路径并对栅极施加VCC而被固定为ON状态。并且，从电流源ISc的一端生成比较电压Vref。由此，能够高精度地复制振荡电路块0SCBK2的结构。
[0255]《比较器电路的详细内容[I]》
[0256]图44(a)、(b)是示出图36的晶体振荡装置中其比较器电路CMPl的分别不同的结构例的电路图。图44 (a)所示的比较器电路CMPI a具备NMOS晶体管丽I?丽5、丽I a、丽s 1、PMOS晶体管MPl?MP3、以及电流源ISl。丽1、丽2、MP1、MP2以及丽3构成差动放大电路，该差动放大电路以丽1、丽2为差动对，以MPl、MP2为差动放大用的负载电流源，以丽3为尾电流源。MP3和MN5构成源极接地放大电路，该源极接地放大电路以该差动放大电路的输出为输入，以MP3为放大元件，以MN5为放大用的负载电流源。MN4的源极与GND连接并且具有二极管连接(栅极与漏极的共同连接)，从漏极侧供给来自ISl的电流。MN3以及MN5分别与MN4构成电流镜电路。
[0257]MNl的源极与MN3的漏极连接，漏极与MPl的漏极连接，对栅极施加振荡输出信号X01MN2的源极与MN3的漏极连接，漏极与MP2的漏极连接，对栅极施加来自上述比较电压生成电路VREFG的比较电压Vref JPl、MP2的源极与VCC连接，栅极共同地连接。MPl具有二极管连接。MP3的源极与VCC连接，漏极与MN5的漏极连接，栅极与MP2 (丽2)的漏极连接。通过这样的结构，来自MP3 (MN5)的漏极的判定输出信号CMPOUT成为具有VCC电平的电压振幅的时钟信号。
[0258]在此，作为第九特征，该比较器电路具有迟滞特性，在图44(a)的情况下，使用MNla以及MNs 10来实现该特性。MNla的栅极以及漏极与MNl的栅极以及漏极共同地连接，源极与MNs 1的漏极连接。丽s 1的源极与丽3的漏极连接，栅极与MP2 (丽2)的漏极连接。在XOUT以Vref为基准从‘H’电平转移到‘L’电平时，在初始阶段伴随MN2(MP2)的‘H’电平而MNslO的状态是ON侧，所以差动对的XOUT侧除了丽I以外还通过丽Ia进行驱动。其结果，XOUT易于转移至IJ ‘L’电平。相反地，在XOUT以Vref为基准从‘L’电平转移到‘H’电平时，在初始阶段伴随MN2(MP2)的‘ L ’电平而丽s 1的状态是OFF侧，所以XOUT相对难以转移到‘ H ’电平。由此，能够实现迟滞特性。
[0259]另一方面，在图44(b)的结构例中，代替图44(a)中的MNla以及MNslO，而具备匪OS晶体管丽2a、丽sll。丽2a的栅极以及漏极与丽2的栅极以及漏极共同地连接，源极与丽sll的漏极连接。丽s 11的源极与丽3的漏极连接，栅极与MP3 (丽5)的漏极(CMPOUT)连接。在该情况下，在XOUT以Vref为基准从‘L’电平转移到‘H’电平时，在初始阶段伴随CMPOUT的‘H’电平而丽s 11的状态是ON侧，所以差动对的Vref侧除了MN2以外还通过MN2a进行驱动。其结果，XOUT难以转移到‘H’电平，相反地，易于转移到‘L’电平侧。
[0260]这样，通过使比较器电路具有迟滞特性，能够去除有可能重叠于XOUT的微小的噪声分量，防止向后级传播噪声。即，能够提高噪声耐性。进而，在图44(a)、(b)中，作为第10特征，通过调整例如成为尾电流源的MN3的电流值等，将比较器电路的应答速度设定为较低，由此实现低通滤波功能。例如，以不会对MHz级的XOUT应答的方式，进行电流值的调整。由此，也能够提尚卩栄声耐性。
[0261]《比较器电路块的详细内容[3]》
[0262]图45(a)是示出图36的晶体振荡装置中其比较器电路块CMI3BK的其他部分的详细的结构例的电路图，图45(b)是示出图45(a)的概略的动作例的说明图。图45(a)所示的比较器电路块CMPBK在图44所述那样的比较器电路CMPl (但是省略迟滞部分(MNla、MNslO等))的后级，具备缓冲器电路BFl AFl具备:以CMPl的判定输出信号CMPOUT为输入进行延迟动作的延迟电路DLY;接收其输出来进行反转动作的CMOS逆变器电路CIV;以及接收其输出来进行反转动作的带控制开关的CMOS逆变器电路CCIV。
[0263]DLY具备PMOS晶体管MPlO、MP11和匪OS晶体管MNlO、MN11 C3MPl I以及MNl I构成以CMPOUT为输入并以节点Na为输出的CMOS逆变器电路。MPlO的源极与VCC连接，漏极与MPl I的源极连接，对栅极施加偏置电压VBP JNlO的源极与GND连接，漏极与MNl I的源极连接，对栅极施加偏置电压VBN JBP由例如图38(a)所示的基准电流生成电路内的MPcl (MPc2)生成，VBN由例如比较器电路CMPI内的丽4生成。通过减小作为电流源发挥功能的MP1以及丽1的电流值(晶体管尺寸)，能够实现延迟电路。
[0264]CIV具备源极与VCC连接的PMOS晶体管MP12、和源极与GND连接的匪OS晶体管MN12。MP12、MN12的栅极与节点Na连接，对漏极节点Nb进行反转输出。CCIV具备PMOS晶体管MP13、MP14和匪OS晶体管MN13JN14JP14以及MN14构成以节点Nb为输入并以节点Ne为输出的CMOS逆变器电路。MP13的源极与VCC连接，漏极与MP14的源极连接，对栅极施加CMPOUT JN13的源极与GND连接，漏极与MN14的源极连接，对栅极施加CMP0ULMP13JN13作为控制开关发挥功能。
[0265]在这样的结构中，如图45(b)的定时循环TS2所示，在CMPOUT中产生了脉冲宽度比DLY的延迟时间(Tdly)窄的‘L’狭脉冲的情况下，在CCIV中用于使该狭脉冲通过的控制开关(MP13)不成为0N，所以该狭脉冲不会传播到节点Ne。同样地，如定时循环TS3所示，在产生了脉冲宽度比Tdly窄的‘H’狭脉冲的情况下，在CCIV中用于使该狭脉冲通过的控制开关(MN13)不成为0N，所以该狭脉冲不会传播到节点Ne。另一方面，如定时循环TSl所示，CCIV中的控制开关被适合地驱动为ON，所以输出到CMPOUT的通常的时钟信号会正常地传播到节点Nc0
[0266]这样，作为第11特征，图45(a)的比较器电路块CMPBK使用缓冲器电路BFl来实现了狭脉冲(噪声)去除功能。由此，能够提高噪声耐性。另外，在此，能够通过缓冲器电路BFl去除高频噪声，所以能够省略第10特征所述那样的比较器电路CMPl的低通滤波功能。
[0267]《基准电流生成电路周围的详细内容》
[0268]图46(a)、(b)是示出图34等的控制电路块CTLBK中其基准电流生成电路IREFG周围的分别不同的详细的结构例的电路图。在图46(a)中，示出了在图38(a)、(b)所述那样的基准电流生成电路IREFG中附加了启动电路STUPI的结构例。STUPI具备启动控制电路STCTL1、PMOS晶体管MP20、以及NMOS晶体管丽20 oMP20的源极与VCC连接，漏极与IREFG内的NMOS晶体管丽Cl、丽c2的栅极连接，栅极通过STCTLl进行控制。丽20的源极与GND连接，漏极与IREFG内的PMOS晶体管MPcl、MPc2的栅极连接，栅极通过STCTLl进行控制。
[0269]STCTLl接收成为晶体振荡装置的启动信号的振荡使能信号X0SC_EN，向MP20的栅极输出具有规定的脉冲宽度的‘ L ’脉冲，向MN20的栅极输出具有规定的脉冲宽度的‘ H’脉冲。由此，IREFG内的MNcl、MNc2以及MPcl、MPc2的栅极一源极电压分别增大，在该脉冲宽度的期间，基准电流Iref的值临时增大。虽然没有特别限定，但例如，将通常时的Iref设为
IOnA等，启动时的Ir ef具有其1倍左右的电流值。由此，在启动时，从振荡电路块内的电流源(PMOS晶体管MPc3)也输出大的偏置电流。
[0270]另一方面，在图46(b)中，示出了在图38(a)、(b)所述那样的IREFG中附加了启动电路STUP2的结构例。STUP2具备启动控制电路STCTL2和PMOS晶体管MP20 JP20的源极与VCC连接，漏极与IREFG内的MNc 1、MNc2的栅极连接，栅极通过STCTL2进行控制。STCTL2接收X0SC_EN，将MP20的栅极驱动为‘ L ’电平。由此，IREFG内的丽c 1、丽c2的栅极一源极电压增大，基准电流Iref的值临时地增大，与其对应地从振荡电路块内的电流源(MPc3)也输出大的偏置电流。另外，STCTL2观测振荡电路块中的振荡用的NMOS晶体管MNo的栅极电压，在其达到了规定的值时，通过使MP20的栅极从‘L’电平返回为‘H’电平，将MP20驱动为OFF。
[0271 ]这样，作为第12特征，在图46 (a)、(b)的结构例中，通过在振荡启动时使用启动电路，使得在振荡电路块中临时地流过大的偏置电流。在振荡启动时，外装的负载电容(Cg、Cd)被充电，XIN节点的电压电平达到了动作点之后，微小振荡开始生长。因此，特别是在使用低CL值对应的晶体振子XTAL的情况(即偏置电流小的情况)下，在负载电容(Cg、Cd)的充电中需要时间，振荡启动时间(从X0SC_EN的输入到振荡动作达到稳定状态为止所需的时间)有可能成为例如2s以上。此处，通过使用第12特征，能够提高振荡启动时的负载电容(Cg、Cd)的充电速度，能够将振荡启动时间缩短为例如Is左右。
[0272]《振荡电路块周围的概略布局》
[0273]图47(a)是示出图34的晶体振荡装置中其振荡电路块周围的布局结构例的概略图，图47(b)是说明图47(a)的效果的补充图。在图47(a)中，在半导体芯片CP的一边中配置了1单元区域Ι0ΒΚ，在芯片的内部方向上接近1BK而配置了振荡电路块OSCBKt31BK具备沿着CP的一边依次邻接配置的多个1单元10C。在多个1C内的邻接的3个1C中，在两端的1C的一方中，形成了XIN用的焊盘roi，在另一方中，形成了XOUT用的焊盘TO2。
[0274]焊盘PD1、PD2经由接合线BW与安装了半导体芯片CP、电容Cd、Cg、以及晶体振子XTAL等的布线基板(未图示)上的规定的端子分别连接。PD1、PD2是例如使用最上层的金属布线层而形成的。PDl与在位于其下层的第一金属布线层中形成的金属布线ML_XIN连接，同样地，PD2与在第一金属布线层中形成的金属布线ML_X0UT连接。ML_XIN以及ML_X0UT分别朝向在芯片的内部方向上配置的OSCBK延伸。
[0275]另外，在邻接的3个1C中的正中间的1C上，使用例如最上层的金属布线层形成了GND用的金属布线ML_GND。在OSCBK的配置区域中，为了对OSCBK供给稳定的接地电源电压(GND )，具备由例如网眼状地形成的多个接地电源电压布线构成的接地电源电压供给区域AR_GND。该网眼状的接地电源电压布线由例如位于第一金属布线层与最上层的金属布线层之间的第二金属布线层以及第三金属布线层形成。ML_GND朝向该AR_GND延伸，在此与接地电源电压布线连接。
[0276]这样，作为第13特征，图47(a)的布局结构例成为在XIN节点与XOUT节点之间配置了 GND节点的结构。在此，如果着眼于寄生电容，则在XIN节点和XOUT节点中，如图47 (b)所示，存在XIN节点与XOUT节点之间的管脚间寄生电容Cs ’、XIN节点与GND节点之间的寄生电容Cg’、以及XOUT节点与GND节点之间的寄生电容Cd’。对于这些寄生电容，特别是越是低CL值，对负载电容(CL)带来的影响越大，所以优选尽可能设计得较小。
[0277]由此，从图47(b)可知，Cs ’的目前的电容值对CL(即从XTAL观察的等价电容值)带来影响，但Cg ’、Cd ’的串联连接的合成电容值对CL带来影响。因此，相对地，相比于降低Cg ’、Cd’的电容值，在降低Cs’的电容值时，有时在降低寄生电容上更有益。因此，如果如图47(a)所示，在XIN节点与XOUT节点之间配置GND节点，则Cg ’、Cd ’的电容值增大，但理想地能够使Cs’成为零，其结果能够降低作为整体的寄生电容。由式(3)以及式(4)可知，寄生电容的降低还关系到振荡余量的提高。进而，如果在XIN节点与XOUT节点之间配置GND节点，则通过屏蔽效应能够降低生成相互逆相位的振荡信号的XIN节点与XOUT节点之间的电容耦合，所以能够提高噪声耐性。
[0278]《晶体振荡装置整体的详细电路结构[I]》
[0279]图48是示出本发明的一个实施方式的晶体振荡装置中其整体的详细的结构例的电路图。图48所示的晶体振荡装置是适当地组合此前叙述的各种特征并且将其一部分适当变形了的结构例。图48的晶体振荡装置除了图38等所述那样的基准电流生成电路IREFG、图36等所述那样的振荡电路块0SCBK2、以及图41所述那样的具有比较电压生成电路VREFGl的比较器电路块CMPBK以外，还具备使图46的结构例稍微变形了的启动电路STUP3。即，成为组合了上述第一?第七、第10以及第12特征等的结构。通过使用这样的结构例，例如，能够实现消耗电流为0.5μΑ以下(T = 25 °C、VCC = 3.0V)这样的晶体振荡装置。
[0280]在IREFG中，在此，串联连接了电流值设定用的3个电阻，根据模式选择信号XMSEL以及整形信号XTR頂控制其内的2个电阻的有效/无效。另外，启动电路STUP3在此由PMOS晶体管MP20、MP22、MP23、和单触发脉冲生成电路OSPG构成。为了防止在振荡启动时IREFG的电路在不流过电流的状态下稳定(死锁)，在启动信号X0SC_EN输入时通过OSPG向MP20的栅极临时地输入‘ L’电平的脉冲信号，使MP20成为ON而向IREFG流入电流，从而使得在电流流过的状态下稳定。但是，仅通过该做法，在动作中电流停止了的情况下，直至接下来的启动信号到来为止，电路仍被死锁。因此，使用MP23和MP22的观测PM0S。在IREFG是死锁状态下，MP23的栅极应成为‘Η’，MP22的栅极应成为‘L’，此时MP20的栅极成为‘L’，所以电流被施加，在IREFG中开始流过电流。如果开始流过电流(成为稳定动作状态)，则MP23的栅极电位下降，MP22的栅极电位上升，所以MP20几乎成为OFF的状态而可以忽略。
[0281]《晶体振荡装置整体的详细电路结构[2]》
[0282]图49是示出本发明的一个实施方式的晶体振荡装置中的图48的变形例的电路图。图49所示的晶体振荡装置相比于图48的结构例，主要有如下那样的不同点。首先，在基准电流生成电路IREFG2中，在PTAT电路的PMOS晶体管MPc 1、MPc 2侧插入了 PMOS栅地一阴地(cascode)级MP⑶，在PTAT电路的匪OS晶体管丽c 1、丽c2侧插入了匪OS栅地一阴地级MNCD。对构成MPCD的2个PMOS晶体管的栅极，使用电压生成电路VPG，施加比MPc 1、MPc 2的栅极电压稍微低的栅极电压。对构成MNCD的2个匪OS晶体管的栅极，使用电压生成电路VNG，施加比丽Cl、丽c2的栅极电压稍微高的栅极电压。
[0283]同样地，在振荡电路块0SCBK2’中，对成为电流源的PMOS晶体管MPc3，施加了成为栅地一阴地级的PMOS晶体管MPc3 ’。与其对应地，在比较器电路块CMPBK内的比较电压生成电路VREFGla中，也对成为其电流源的PMOS晶体管MPc5，附加了成为栅地一阴地级的PMOS晶体管MPc5 ’。进而，在CMPBK内的比较器电路CMPI c中，也对成为其尾电流源的MN3，附加了成为栅地一阴地级的匪OS晶体管丽3 ’ 0MPc3 ’、MPc5 ’的栅极电压通过上述VPG施加，MN3 ’的栅极电压通过上述VNG施加。通过具备这样的栅地一阴地级，相比于图48的结构例，能够扩大电源电压VCC下的高电位侧的动作范围。具体而言，还能够对应于例如VCC = 5.5V等。
[0284]另外，在CMPBK中，比较器电路CMPlc成为将与差动对相伴的差动输出分别互补地送出到输出级的推挽型的比较器电路。在MNl侧产生的电流信号经由MPl送出到与其构成电流镜电路的PMOS晶体管MP1’，其在由NMOS晶体管丽21、丽22构成的电流镜电路折回而复制到MN22。另一方面，在MN2侧产生的电流信号经由MP2送出到与其构成电流镜电路的PMOS晶体管MP2 ’，MP2 ’的电流信号和MN22的电流信号在其共同连接节点处合成，从而得到CMPI c的判定输出信号。通过使用这样的推挽型的比较器电路，例如，能够使判定输出信号的上升沿时间和下降沿时间变得均等。
[0285]进而，在CMPBK中，在CMPlc的后级具备CMOS逆变器电路CIVl XIVl为了抑制贯通电流、低功耗化，在PMOS晶体管的VCC侧和NMOS晶体管的GND侧分别插入了电流源。另外，在启动电路STUP2a中，在此，使用与上述图46 (b)同样的结构例。但是，在此，根据IREFG2中的MPc 1、MPc2的栅极电压的监视结果，将PMOS晶体管MP20控制为OFF。
[0286]以上，根据实施方式具体说明了由本
【发明人】完成的发明，但本发明不限于上述实施方式，能够在不脱离其要旨的范围内进行各种变更。
[0287]例如，上述各种特征(第一?第13特征)当然既能够应用其中的某一个，也能够根据需要适当组合来使用。不论在使用了哪一个特征的情况下，都能够对晶体振荡装置的低功耗化直接或者间接地作出贡献。另外，主要说明了利用一般广泛使用的晶体振子的振荡电路，但还可以通过替代晶体振子的振子、例如MEMS振子来构成使用了本发明的振荡电路。
[0288]产业上的可利用性
[0289]本实施方式的晶体振荡装置能够广泛应用于以微型机等为代表的具备晶体振荡电路的所有系统。
【主权项】
1.一种晶体振荡装置，其特征在于，具备: 第一以及第二外部端子，是设置于外部的晶体振子的连接用端子，该第一以及第二外部端子相互邻接地配置； 半导体芯片;和 第一以及第二连接部件，对所述半导体芯片与所述第一以及第二外部端子之间进行连接， 所述半导体芯片具备: 第一、第二以及第三区域，在第一方向上依次邻接地配置;和 振荡电路区域，在与所述第一方向正交的第二方向上接近所述第一、第二以及第三区域而配置，形成反转逻辑电路， 在所述第一区域中，形成了第一焊盘，该第一焊盘经由所述第一连接部件连接到所述第一外部端子，经由第一信号布线连接到所述反转逻辑电路的输入节点， 在所述第三区域中，形成了第二焊盘，该第二焊盘经由所述第二连接部件连接到所述第二外部端子，经由第二信号布线连接到所述反转逻辑电路的输出节点， 在所述第二区域中，形成了朝向所述振荡电路区域延伸的第一电源布线。2.根据权利要求1所述的晶体振荡装置，其特征在于， 所述晶体振荡装置进一步具备: 第三外部端子，被供给来自外部的电源；以及 第三连接部件，对所述半导体芯片与所述第三外部端子之间进行连接， 所述半导体芯片进一步具备第四区域，在该第四区域中形成了与所述第三外部端子经由所述第三连接部件连接的第三焊盘， 所述第三焊盘经由第二电源布线连接到所述第二区域的所述第一电源布线。3.根据权利要求2所述的晶体振荡装置，其特征在于， 在所述第二区域中，进一步形成了与所述第一电源布线连接的电源用的ESD保护元件。4.根据权利要求2所述的晶体振荡装置，其特征在于， 在所述第一区域中，进一步形成了与所述第一焊盘连接的第一 ESD保护元件， 在所述第三区域中，进一步形成了与所述第二焊盘连接的第二 ESD保护元件， 所述第一以及第二 ESD保护元件分别连接到接地电源电压侧而没有连接到电源电压侧。5.根据权利要求1所述的晶体振荡装置，其特征在于， 所述晶体振子对应于小于IMHz的振荡频率。6.一种晶体振荡装置，其特征在于，具备: 半导体芯片，形成了振荡电路块、规定的电路块、所述振荡电路块用的第一连接区域、以及所述规定的电路块用的第二连接区域； 第一以及第二外部端子，是设置于外部的晶体振子的连接用端子； 第三外部端子，被供给来自外部的电源； 第一以及第二连接部件，对所述第一连接区域与所述第一以及第二外部端子之间进行连接；以及 第三连接部件，对所述第二连接区域与所述第三外部端子之间进行连接， 所述振荡电路块包括反转逻辑电路， 所述第一连接区域包括在第一方向上依次邻接地配置的第一、第二以及第三单元区域， 在所述第一单元区域中，形成了第一焊盘，该第一焊盘经由所述第一连接部件连接到所述第一外部端子，经由第一信号布线连接到所述反转逻辑电路的输入节点， 在所述第三单元区域中，形成了第二焊盘，该第二焊盘经由所述第二连接部件连接到所述第二外部端子，经由第二信号布线连接到所述反转逻辑电路的输出节点， 在所述第二单元区域中，形成了与所述反转逻辑电路的电源连接的第一电源布线， 所述第二连接区域包括第四单元区域， 在所述第四单元区域中，形成了第三焊盘，该第三焊盘经由所述第三连接部件连接到所述第三外部端子，经由第二电源布线连接到所述规定的电路块， 构成为对所述第二单元区域的所述第一电源布线供给来自所述第三外部端子的电源。7.根据权利要求6所述的晶体振荡装置，其特征在于， 所述晶体振荡装置进一步具备第四连接部件， 所述第二连接区域进一步包括第五单元区域， 在所述第五单元区域中，形成了第四焊盘，该第四焊盘经由所述第四连接部件连接到所述第三外部端子，经由第三电源布线连接到所述第二单元区域的所述第一电源布线。8.根据权利要求7所述的晶体振荡装置，其特征在于， 所述第一外部端子和所述第二外部端子邻接地配置。9.根据权利要求8所述的晶体振荡装置，其特征在于， 所述晶体振子对应于小于IMHz的振荡频率。10.一种半导体装置，其特征在于，具有: 基准电流生成电路，生成基准电流； 第一 MIS晶体管，在电源电压节点与第一节点之间形成源极漏极路径，通过对所述基准电流进行电流镜像，来生成第一电流； 第二 MIS晶体管，源极与接地电源电压节点连接，在所述第一节点与所述接地电源电压节点之间形成源极漏极路径； 第一端子，用于将所述第一节点经由第一电容连接到所述接地电源电压节点； 第二端子，用于将与所述第二 MIS晶体管的栅极连接的第二节点经由第二电容连接到所述接地电源电压节点、以及用于将与所述第二 MIS晶体管的栅极连接的第二节点经由晶体振子连接到所述第一端子； 反馈电阻，插入于所述第一节点与所述第二节点之间；以及 比较器电路块，以第一比较电压为基准对在所述第一节点中生成的具有第一振幅的第一振荡信号进行大小判定，生成具有比所述第一振幅大的第二振幅的第二振荡信号。11.根据权利要求10所述的半导体装置，其特征在于， 所述第一 MIS晶体管进一步构成为能够根据表示所述晶体振子的负载电容值的第一模式设定信号可变地设定晶体管尺寸，在所述晶体振子的所述负载电容值是第一负载电容值时，将所述第一电流的电流值设定为第一电流值，在所述负载电容值是比所述第一负载电容值大的第二负载电容值时，将所述第一电流的电流值设定为比所述第一电流值大的第二电流值。12.根据权利要求11所述的半导体装置，其特征在于， 所述第二 MIS晶体管在亚阈值区域中动作， 所述基准电流生成电路使所述基准电流与温度成比例地增加。13.根据权利要求12所述的半导体装置，其特征在于， 所述基准电流生成电路具备: 第一 η沟道型MIS晶体管； 电流值设定用电阻，插入于所述第一 η沟道型MIS晶体管的源极与所述接地电源电压节点之间； 第二η沟道型MIS晶体管，源极与所述接地电源电压节点连接，栅极以及漏极与所述第一 η沟道型MIS晶体管的栅极连接； 第一 P沟道型MIS晶体管，源极漏极路径与所述第一 η沟道型MIS晶体管的源极漏极路径串联连接;以及 第二 P沟道型MIS晶体管，源极漏极路径与所述第二 η沟道型MIS晶体管的源极漏极路径串联连接，与所述第一P沟道型MIS晶体管构成电流镜电路， 所述第一 MIS晶体管与所述第一以及第二 P沟道型MIS晶体管构成电流镜电路， 所述第一以及第二 η沟道型MIS晶体管在亚阈值区域中动作。14.根据权利要求11所述的半导体装置，其特征在于， 所述第二 MIS晶体管在亚阈值区域中动作， 在“所述第二负载电容值/所述第一负载电容值”的值是“Μ”的情况下，“所述第二电流值/所述第一电流值”的值成为“Μ”的平方。15.根据权利要求10所述的半导体装置，其特征在于， 所述比较器电路块包括: 比较电压生成电路，生成所述第一比较电压；以及 差动放大电路，对所述第一振荡信号和所述第一比较电压的差分进行放大， 所述比较电压生成电路具备: 第三MIS晶体管，在所述电源电压节点与第三节点之间形成源极漏极路径，通过对所述基准电流进行电流镜像，来生成第三电流;以及 第四MIS晶体管，具有与所述第二 MIS晶体管相同的晶体管尺寸，源极与所述接地电源电压节点连接，并且在所述第三节点与所述接地电源电压节点之间形成源极漏极路径，栅极与漏极被共同连接， 在所述第三节点中生成所述第一比较电压。16.根据权利要求15所述的半导体装置，其特征在于， 所述比较电压生成电路进一步具备多个所述第四MIS晶体管， 多个所述第四MIS晶体管在所述第三节点与所述接地电源电压节点之间，分别并联连接。17.根据权利要求15所述的半导体装置，其特征在于， 所述差动放大电路具有迟滞特性。18.根据权利要求10所述的半导体装置，其特征在于， 所述基准电流生成电路具备启动电路，在振荡启动时，该启动电路使所述基准电流的电流值临时地增加。19.根据权利要求10所述的半导体装置，其特征在于， 在所述第一节点与所述第二 MIS晶体管的漏极之间进一步具有作为开关发挥功能的第五MIS晶体管。20.一种半导体装置，其特征在于，具备: 基准电流生成电路，生成基准电流； 第一 MIS晶体管，在电源电压节点与第一节点之间形成源极漏极路径，通过对所述基准电流进行电流镜像，来生成第一电流； 第一开关用MIS晶体管，源极漏极的一方与所述第一节点连接，作为开关发挥功能； 第二 MIS晶体管，源极与接地电源电压节点连接，漏极与所述第一开关用MIS晶体管的源极漏极的另一方连接； 第一端子，用于将所述第一节点经由第一电容连接到所述接地电源电压节点； 第二端子，用于将成为所述第二MIS晶体管的栅极的第二节点经由第二电容连接到所述接地电源电压节点，进而经由晶体振子连接到所述第一端子； 反馈电阻，插入于所述第一节点与所述第二节点之间；以及 比较器电路块，以第一比较电压为基准对在所述第一节点中生成的具有第一振幅的第一振荡信号进行大小判定，生成具有比所述第一振幅大的第二振幅的第二振荡信号。
【文档编号】H03B5/36GK105871335SQ201610184601
【公开日】2016年8月17日
【申请日】2011年12月15日
【发明人】小泽治, 堀口真志, 奥田裕, 奥田裕一, 安在亮人
【申请人】瑞萨电子株式会社