容阵列下极板电位，若比较结果为0,则将电容(：9的下极 板切换至GND，C 8下极板切换至VKEF。若比较结果为1，则将上一列电容的C8下极板切换至 ^EEF°
[0031] MSB-1比较器进行第二次比较，得到的结果即为模数转换器输出数字码的次高位 (MSB-1)〇
[0032] 切换若比较结果为0,则将上一列电容阵列的C8下极板切换至GND，并将C7切换 至V KEF。若比较结果为1，则将电容阵列的(：7下极板切换至VKEF。
[0033] MSB-2比较器进行第三次比较得到模数转换器的MSB-2位。重复以上操作直至10 位数字码都比较完成。
[0034] 输入信号VINP和VIffl是以为共模信号的差分信号，它们各自的电压范围 为0~vKEF。差分输入信号vIN= V INP-vINN，范围为-vKEF~VKEF。因此该逐次逼近型模数转换 器的21Q-1参考电位分别为0, 土%1等等。 2 4 8
[0035] 该模数转换器从采样到产生MSB以及其余位数码的过程为：
[0036] 复位DAC极板开关从左往右看，上一列电容阵列的下极板分别连接到 Vref, Veef, Veef, Veef,......GND ;下一列电容则相反。
[0037] 米样闭合米样开关，输入信号对电容阵列进行充电，结束米样时两列电容阵列的 上极板电压分别为V INP和V Iffl〇
[0038] MSB比较器进行第一次比较，得到的比较结果即为模数转换器输出数字码的最高 位（MSB)。
[0039] 切换根据比较结果切换电容阵列下极板电位，若比较结果为0,则将上一列电容的 c9下极板切换至V KEF，C8下极板切换至GND。下一列电容阵列的操作与其相反。若比较结果 为1，则将上一列电容的C 8下极板切换至GND，下一列电容操作与其相反。
[0040] MSB-1比较器进行第二次比较，得到的结果即为模数转换器输出数字码的次高位 (MSB-1)〇
[0041] 切换若比较结果为0,则将上一列电容阵列的C8下极板切换至V KEF，并将C7切换 至GND。下一列电容的操作相反；若比较结果为1，则将上一列电容阵列的(： 7下极板切换至 GND，下一列电容操作相反。
[0042] MSB-2比较器进行第三次比较得到模数转换器的MSB-2位。重复以上操作直至10 位数字码都比较完成。
[0043] 实施例二，如图2所示，本实施例具有混合型DAC电容阵列结构的SAR ADC，包括比 较器和混合型DAC电容阵列结构；
[0044] 所述混合型DAC电容阵列结构包括：n个C2C电容阵列单元、m个二进制电容阵列 单元、以及一个冗余电容，n个C2C单元对应从第0个到第n个比特，m个二进制电容阵列单 元对应第n+1个到第n+m个比特，其中m+n =总比特数；
[0045] n个C2C电容阵列单元中共有n个电容值为C的单位电容，n-1个电容值为2*C的 电容，每个电容值为C的单位电容的上极板为相应比特所对应的节点，n个C2C电容阵列单 元中共有n个节点，相邻的两个节点间用电容值为2*C的电容相连接；
[0046] m个二进制电容阵列单元中共有m个电容值依次为24c，22*C~ 2m*C的电容，且各 电容的上极板连在一起共有1个节点，该节点对应第n+1到第n+m个比特；
[0047] n个C2C电容阵列单元中第1个比特对应的节点与冗余电容相连接，为电容阵列结 构的输入端，第n个比特对应的节点与第n+1个比特到第n+m个比特对应的节点相连，为电 容阵列结构的输出端，每个节点下端的电容的下极板连接一个选择接地或接电源的选择开 关；
[0048] 所述混合型DAC电容阵列结构为一列，混合型DAC电容阵列结构的输入端悬空、输 出端与比较器的一个输入端相连接，比较器的另一个输入端与采样保持模块的输出端相连 接。
[0049] 最后说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参 照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本 实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的宗旨和范 围，其均应涵盖在本实用新型的权利要求范围当中。
【主权项】
1. 一种具有混合型DAC电容阵列结构的SAR ADC,其特征在于；包括比较器和混合型 DAC电容阵列结构； 所述混合型DAC电容阵列结构包括；n个C2C电容阵列单元、m个二进制电容阵列单元、 W及一个冗余电容，n个C2C单元对应从第0个到第n个比特，m个二进制电容阵列单元对 应第n+1个到第n+m个比特，其中m+n =总比特数； n个C2C电容阵列单元中共有n个电容值为C的单位电容，n-1个电容值为2*C的电 容，每个电容值为C的单位电容的上极板为相应比特所对应的节点，n个C2C电容阵列单元 中共有n个节点，相邻的两个节点间用电容值为2*C的电容相连接； m个二进制电容阵列单元中共有m个电容值依次为2i*C，2-*C的电容，且各电容 的上极板连在一起共有1个节点，该节点对应第n+1到第n+m个比特； n个C2C电容阵列单元中第1个比特对应的节点与冗余电容相连接，为电容阵列结构的 输入端，第n个比特对应的节点与第n+1个比特到第n+m个比特对应的节点相连，为电容阵 列结构的输出端，每个节点下端的电容的下极板连接一个选择接地或接电源的选择开关； 所述混合型DAC电容阵列结构的输出端与比较器的输入端相连接。
2. 根据权利要求1所述的具有混合型DAC电容阵列结构的SAR ADC，其特征在于；所 述混合型DAC电容阵列结构为两列，两列混合型DAC电容阵列结构的输入端分别与一个采 样保持模块的差分输出端相连接，两列混合型DAC电容阵列结构的输出端分别与比较器的 正、负输入端相连接。
3. 根据权利要求1所述的具有混合型DAC电容阵列结构的SAR ADC，其特征在于；所述 混合型DAC电容阵列结构为一列，混合型DAC电容阵列结构的输入端悬空、输出端与比较器 的一个输入端相连接，比较器的另一个输入端与采样保持模块的输出端相连接。
【专利摘要】本实用新型公开了一种具有混合型DAC电容阵列结构的SAR ADC，包括比较器和混合型DAC电容阵列结构；混合型DAC电容阵列结构包括：n个C2C电容阵列单元、m个二进制电容阵列单元、以及一个冗余电容，所述混合型DAC电容阵列结构的输出端与比较器的输入端相连接；本实用新型具有混合型DAC电容阵列结构的SAR ADC，其混合型DAC电容阵列结构将C2C电容阵列单元和二进制电容阵列单元相结合，从而兼有了二进制权重电容阵列结构(CBW)精度高、带衰减电容阵列结构(BWA)功耗低的优点，从而使SAR ADC能更好的满足各种模拟电子设备对低功耗、高精度的需求。
【IPC分类】H03M1-38
【公开号】CN204376879
【申请号】CN201520075639
【发明人】李龙, 吴高林, 王国兴, 杨雁, 伏进, 王谦, 孟晓旭, 籍勇亮, 李勇, 耿文良, 彭华东, 徐巍, 李永福
【申请人】国网重庆市电力公司电力科学研究院, 国家电网公司, 上海交通大学
【公开日】2015年6月3日
【申请日】2015年2月3日