一种锁死电路的制作方法

文档序号:8684065阅读:861来源:国知局
一种锁死电路的制作方法
【技术领域】
[0001]本实用新型涉及开关电源技术领域,尤其涉及一种锁死电路。
【背景技术】
[0002]当开关电源发生故障时,例如电路过流、电路过压、电路过温、短路等,如果该开关电源继续为设备供电,则可能导致故障进一步恶化,甚至对设备造成较大的损害。此时,需要将开关电源关闭并锁死,以防故障恶化。
[0003]参照图1所示,为现有技术的锁死电路的结构图。如图1所示,当开关电源发生故障时,该锁死电路的输入信号为高电平,使得三极管Q30导通,从而三极管Q20导通。而三极管Q20的导通引起三极管QlO导通后,锁定Q20的输出,使得该电路形成闩锁结构的锁死电路。
[0004]但是,现有技术的电路,存在以下缺陷:
[0005]图1所示电路中,由于接入电源Vcc下电的速率过快或Vcc电压过高等原因。从而导致该电路在正常工作状态时出现电路异常,以致锁死信号输出。
【实用新型内容】
[0006]有鉴于此,本实用新型提出一种锁死电路和开关电源,该电路能够避免正常工作状态下的异常锁死,且计算简易、设计灵活,能够解决现有技术存在的问题。
[0007]为了达到上述目的,本实用新型所采用的技术方案为:
[0008]根据本申请实施例的第一方面,提供一种锁死电路,包括:第一晶体管、第二晶体管、第三晶体管、第一电阻、第二电阻、第三电阻和接入电源;
[0009]所述第一晶体管的第一端接输入信号,所述第一晶体管的第二端接所述第二晶体管的第一端、所述第二电阻的一端和所述第三电阻的一端,所述第一晶体管的第三端接地;
[0010]所述第二晶体管的第二端接所述第三晶体管的第一端和所述第一电阻的一端,所述第二晶体管的第三端接地;
[0011]所述第三晶体管的第二端接所述第二电阻的另一端,所述第三晶体管的第三端接地;
[0012]所述第三电阻的另一端和所述第一电阻的另一端接所述接入电源;
[0013]所述第二晶体管的第二端引出输出信号;
[0014]且,所述第二晶体管的开启电压小于所述第三晶体管的开启电压。
[0015]其中,所述第一晶体管为N型金属-氧化物-半导体NMOS管;所述第二晶体管为负极-正极-负极NPN型三极管;所述第三晶体管为NMOS管。
[0016]其中,所述第一晶体管为NPN型三极管;所述第二晶体管为NPN型三极管;所述第三晶体管为NMOS管。
[0017]其中,所述第一晶体管为P型金属-氧化物-半导体PMOS管;所述第二晶体管为NPN型三极管;所述第三晶体管为NMOS管。
[0018]其中,所述第一晶体管为NMOS管;所述第二晶体管为NMOS管;所述第三晶体管为NPN型三极管;
[0019]所述电路还包括:第五电阻、第六电阻和第一电容;
[0020]其中,所述第五电阻接在所述第二晶体管的第二端和所述第三晶体管的第一端之间;
[0021]所述第六电阻和所述第一电容并联后,接在所述第三晶体管的第一端和地之间。
[0022]其中,所述第一晶体管为NMOS管;所述第二晶体管为NMOS管;所述第三晶体管为NMOS 管;
[0023]所述电路还包括:第五电阻、第六电阻和第一电容;
[0024]其中,所述第五电阻接在所述第二晶体管的第二端和所述第三晶体管的第一端之间;
[0025]所述第六电阻和所述第一电容并联后,接在所述第三晶体管的第一端和地之间。
[0026]其中,所述电路还包括:第四电阻;
[0027]所述第四电阻接在所述第一晶体管的第二端和所述第二晶体管的第一端之间。
[0028]其中,
[0029]当所述晶体管为MOS管时,所述晶体管的第一端为MOS管的栅极,所述晶体管的第二端为MOS管的漏极,所述晶体管的第三端为MOS管的源极;
[0030]当所述晶体管为三极管时,所述晶体管的第一端为三极管的基极,所述晶体管的第二端为三极管的集电极,所述晶体管的第三端为三极管的发射极。
[0031]本实用新型的锁死电路中,设定第二晶体管的开启电压小于第三晶体管的开启电压,使得在接入电源上电过程中,第二晶体管率先导通,使第三晶体管进入截止状态,形成第二晶体管和第三晶体管的互锁。从而使得,在该电路处于正常工作状态时,无论接入电源上电或下电的速率快还是慢、以及接入电源的电压是否过高,该第三晶体管都不会导通。由此有效避免了该电路在正常工作状态下因接入电源变化而导致的异常锁死问题。
【附图说明】
[0032]图1为现有技术的锁死电路的结构图;
[0033]图2a为本申请的锁死电路的一个实施例的电路结构图;
[0034]图2b为本申请的锁死电路的另一个实施例的电路结构图;
[0035]图3为本申请的锁死电路的工作波形图;
[0036]图4a为本申请的锁死电路的另一个实施例的电路结构图;
[0037]图4b为本申请的锁死电路的另一个实施例的电路结构图;
[0038]图5a为本申请的锁死电路的另一个实施例的电路结构图;
[0039]图5b为本申请的锁死电路的另一个实施例的电路结构图;
[0040]图6a为本申请的锁死电路的另一个实施例的电路结构图;
[0041]图6b为本申请的锁死电路的另一个实施例的电路结构图;
[0042]图7a为本申请的锁死电路的另一个实施例的电路结构图;
[0043]图7b为本申请的锁死电路的另一个实施例的电路结构图;
[0044]图8为本申请的锁死电路用于开关电源保护的一个应用场景示例图。
【具体实施方式】
[0045]以下将结合附图所示的【具体实施方式】对本实用新型进行详细描述。但这些实施方式并不限制本实用新型,本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本实用新型的保护范围内。
[0046]本实用新型提出一种锁死电路和开关电源,该电路能够避免正常工作状态下的异常锁死,且计算简易、设计灵活,能够解决现有技术存在的问题。
[0047]参照图2a,为本申请的锁死电路的一个实施例的电路结构图。如图2a所示,该锁死电路包括:第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第一电阻R1、第二电阻R2、第三电阻R3和接入电源Vcc。
[0048]如图2a所示,所述第一晶体管Ql的第一端接输入信号,所述第一晶体管Ql的第二端接第二晶体管Q2的第一端、第二电阻R2的一端和第三电阻R3的一端,所述第一晶体管Ql的第三端接地。
[0049]所述第二晶体管Q2的第二端接所述第三晶体管Q3的第一端和所述第一电阻Rl的一端,所述第二晶体管Q2的第三端接地。
[0050]所述第三晶体管Q3的第二端接所述第二电阻R2的另一端,所述第三晶体管Q3的第三端接地。
[0051]所述第三电阻R3的另一端和所述第一电阻Rl的另一端一同接所述接入电源Vcc。
[0052]所述第二晶体管Q2的第二端引出输出信号。
[0053]且图2a所示电路满足:所述第二晶体管Q2的开启电压小于所述第三晶体管Q3的开启电压。
[0054]需要说明的是,对本申请实施例中,当所述晶体管为MOS管时,该晶体管的第一端为MOS管的栅极,该晶体管的第二端为MOS管的漏极,该晶体管的第三端为MOS管的源极。当所述晶体管为三极管时,该晶体管的第一端为三极管的基极,该晶体管的第二端为三极管的集电极,该晶体管的第三端为三极管的发射极。
[0055]对于本申请图2a所示的电路中,该第一晶体管Ql可以为NMOS(N-Mental-Oxide-Semiconductor, N型金属-氧化物-半导体)管,该第二晶体管Q2可以为NPN(Negative-Positive-Negative,负极-正极-负极)型三极管,该第三晶体管Q3可以为NMOS管。
[0056]如图3所示,为图2a所示电路的波形图。结合图3所示波形图对图2a所示电路的工作原理进行详细介绍。
[0057]如图2a所示,当输入信号Vin为低电平时,
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