作用，对所述第二晶体管Q2起到保护作用。
[0088]需要进一步说明的是，对于现有技术，结合图1所示，QlO必须为PNP型三极管，Q20必须为NPN型三极管，且需要满足QlO和Q20的放大系数f3Q1*f3Q2>l。由此使得，现有技术的锁死电路对器件的参数要求过于严格，设计计算过于复杂，不利于电路的推广应用和简化设计。
[0089]而本申请实施例的电路中，所述第一晶体管Q1、第二晶体管Q2、第三晶体管Q3不局限于使用NPN型三极管或者是NMOS管。该第一晶体管Q1、第二晶体管Q2和第三晶体管Q3之间具有多种配置组合，只需要满足该第二晶体管Q2的开启电压小于该第三晶体管Q3的开启电压即可。
[0090]由此使得，本申请实施例的电路设计简化，并且具有灵活的配置，从而使得该电路易于实现，解决了现有技术中存在器件参数要求过于严格，计算过于复杂的问题。
[0091]本申请前述各实施例提供的锁死电路，可以用于对开关电源或者被供电设备的保护。其中，该锁死电路的输入信号可以是开关电源或者被供电设备输出的故障信号。
[0092]参照图8所示，为本申请的锁死电路用于开关电源保护的一个应用场景示例图。图8所示的开关电源800是非隔离类型的，该类开关电源800和其工作电源801之间需要外接断开保护装置803。
[0093]对于图8所示电路，其工作原理为:
[0094]当开关电源800和被供电设备802正常工作时，该开关电源800和被供电设备802输出的故障信号均为低电平，使得该锁死电路804接收到输入信号为低电平，该锁死电路804处于正常工作状态，其输出信号为低电平。此时，该开关电源800的断开保护装置803检测到该锁死电路804的输出信号为低电平时，确定当前开关电源800和被供电设备802工作正常，则保持正常工作状态。
[0095]当开关电源800或者被供电设备802发生故障时，该开关电源800或者被供电设备802输出的故障信号为高电平，使得该锁死电路804接收到的输入信号为高电平，该锁死电路804处于锁死状态，其输出信号变为高电平。此时，该开关电源800的断开保护装置803检测到该锁死电路804的输出信号为高电平时，确定当前开关电源800或者被供电设备802发生故障，则快速切断所述开关电源800的工作电源801，避免故障的进一步加深，并确保备的安全。
[0096]在实际应用中，对于隔离类型的开关电源，不需要外加的断开保护装置，此时该锁死电路的输出信号直接发送至开关电源，当开关电源接收到该锁死电路的输出信号为高电平时，该开关电源直接关闭其工作电源，停止为被供电设备供电。
[0097]本实用新型的锁死电路中，设定第二晶体管的开启电压小于第三晶体管的开启电压，使得在接入电源上电过程中，第二晶体管率先导通，使第三晶体管进入截止状态，形成第二晶体管和第三晶体管的互锁。从而使得，在该电路处于正常工作状态时，无论接入电源上电或下电的速率快还是慢、以及接入电源的电压是否过高，该第三晶体管都不会导通。由此有效避免了该电路在正常工作状态下因接入电源变化而导致的异常锁死问题。
[0098]进一步的，本申请实施例的电路中，所述第一晶体管、第二晶体管、第三晶体管之间具有多种配置组合，只需要满足该第二晶体管的开启电压小于该第三晶体管的开启电压即可。由此使得，本申请实施例的电路设计简化，并且具有灵活的配置，从而使得该电路易于实现，解决了现有技术中存在器件参数要求过于严格，计算过于复杂的问题。
[0099]需要说明的是，尽管在本申请可能采用术语第一、第二、第三、第四、第五、第六等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
[0100]本领域技术人员在考虑说明书及实践这里公开的实用新型后，将容易想到本实用新型的其它实施方案。本申请旨在涵盖本实用新型的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本实用新型的一般性原理并包括本实用新型未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本实用新型的真正范围和精神由下面的权利要求指出。
[0101]应当理解的是，本实用新型并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本实用新型的范围仅由所附的权利要求来限制。
【主权项】
1.一种锁死电路，其特征在于，所述电路包括:第一晶体管、第二晶体管、第三晶体管、第一电阻、第二电阻、第三电阻和接入电源； 所述第一晶体管的第一端接输入信号，所述第一晶体管的第二端接所述第二晶体管的第一端、所述第二电阻的一端和所述第三电阻的一端，所述第一晶体管的第三端接地；所述第二晶体管的第二端接所述第三晶体管的第一端和所述第一电阻的一端，所述第二晶体管的第三端接地； 所述第三晶体管的第二端接所述第二电阻的另一端，所述第三晶体管的第三端接地； 所述第三电阻的另一端和所述第一电阻的另一端接所述接入电源； 所述第二晶体管的第二端引出输出信号； 且，所述第二晶体管的开启电压小于所述第三晶体管的开启电压。
2.根据权利要求1所述的锁死电路，其特征在于，所述第一晶体管为N型金属-氧化物-半导体NM0s管；所述第二晶体管为负极-正极-负极NPN型三极管；所述第三晶体管为NMOS管。
3.根据权利要求1所述的锁死电路，其特征在于，所述第一晶体管为NPN型三极管；所述第二晶体管为NPN型三极管；所述第三晶体管为NMOS管。
4.根据权利要求1所述的锁死电路，其特征在于，所述第一晶体管为P型金属-氧化物-半导体PMOS管；所述第二晶体管为NPN型三极管；所述第三晶体管为NMOS管。
5.根据权利要求1所述的锁死电路，其特征在于，所述第一晶体管为NMOS管；所述第二晶体管为NMOS管；所述第三晶体管为NPN型三极管； 所述电路还包括:第五电阻、第六电阻和第一电容； 其中，所述第五电阻接在所述第二晶体管的第二端和所述第三晶体管的第一端之间； 所述第六电阻和所述第一电容并联后，接在所述第三晶体管的第一端和地之间。
6.根据权利要求1所述的锁死电路，其特征在于，所述第一晶体管为NMOS管；所述第二晶体管为NMOS管；所述第三晶体管为NMOS管； 所述电路还包括:第五电阻、第六电阻和第一电容； 其中，所述第五电阻接在所述第二晶体管的第二端和所述第三晶体管的第一端之间； 所述第六电阻和所述第一电容并联后，接在所述第三晶体管的第一端和地之间。
7.根据权利要求1至6任一项所述的锁死电路，其特征在于，所述电路还包括:第四电阻； 所述第四电阻接在所述第一晶体管的第二端和所述第二晶体管的第一端之间。
8.根据权利要求1至6任一项所述的锁死电路，其特征在于， 当所述晶体管为MOS管时，所述晶体管的第一端为MOS管的栅极，所述晶体管的第二端为MOS管的漏极，所述晶体管的第三端为MOS管的源极； 当所述晶体管为三极管时，所述晶体管的第一端为三极管的基极，所述晶体管的第二端为三极管的集电极，所述晶体管的第三端为三极管的发射极。
【专利摘要】本实用新型公开了一种锁死电路，包括：第一晶体管的第一端接输入信号，其第二端接第二晶体管的第一端和第二、三电阻，其第三端接地；第二晶体管的第二端接第三晶体管的第一端和第一电阻，其第三端接地；第三晶体管的第二端接第二电阻的另一端，其第三端接地；第三电阻的另一端和第一电阻的另一端接入电源；第二晶体管的第二端引出输出信号；且，第二晶体管的开启电压小于第三晶体管的开启电压。采用本申请实施例，能够避免正常工作状态下的异常锁死，且计算简易、设计灵活，能够解决现有技术存在的问题。
【IPC分类】H03K17-60
【公开号】CN204392214
【申请号】CN201520111419
【发明人】田贵明
【申请人】杭州华三通信技术有限公司
【公开日】2015年6月10日
【申请日】2015年2月15日