第一晶体管Ql处于截止状态，第二晶体管Q2处于导通状态，第三晶体管Q3处于截止状态。此时，输出信号Vout为低电平，该电路处于正常工作状态。
[0058]此处需要说明的是，本申请实施例中，设定第二晶体管Q2的开启电压小于第三晶体管Q3的开启电压，使得在接入电源Vcc上电过程中，第二晶体管Q2率先导通，使第三晶体管Q3进入截止状态，形成第二晶体管Q2和第三晶体管Q3的第一互锁状态。当输入信号Vin变为高电平时，该第一晶体管Ql导通，第二晶体管Q2截止，使得第三晶体管Q3处于导通状态。此时，由于第三晶体管Q3处于导通状态，则第二晶体管Q2的基极被拉至低电平，该第二晶体管Q2截止，从而第三晶体管Q3继续导通，形成第二晶体管Q2和第三晶体管Q3的第二互锁状态。在该互锁状态下，该第二晶体管Q2的第二端引出的输出信号Vout为高电平。随后，无论输入信号Vin如何变化，第二晶体管Q2也不会导通，则从该第二晶体管Q2的第二端引出的输出信号Vout也不会发生任何变化，保持为高电平。从而使得该电路实现了在输入信号为高电平时，电路进入锁死状态，无论输入信号Vin如何变化，输出信号Vout保持高电平。
[0059]结合图3所示，在图2a所示电路处于锁死状态时，接入电源Vcc进行下电操作，使得接入电源Vcc输出电压值为0，持续一段时间后，该接入电源Vcc重新上电。此时，该锁死电路的输出信号恢复为低电平，电路解锁，进入正常工作状态。
[0060]由此可见，图2a所示电路能够实现在输入信号Vin为高电平时，电路进入锁死状态。即为无论输入信号Vin如何变化，输出信号Vout不做任何变化，保持高电平。直至该电路的接入电源Vcc发生下电操作，该电路才解锁，重新进入正常工作状态。
[0061]与常规的锁死电路相比，本申请图2a所示电路，满足第二晶体管Q2的开启电压小于第三晶体管Q3的开启电压。则当该电路处于正常工作状态时，在接入电源Vcc的上电或下电过程中，不管接入电源Vcc的变化是快是慢，当接入电源Vcc达到一定电压值时，由于第二晶体管Q2的开启电压小于第三晶体管Q3的开启电压，则第二晶体管Q2率先导通，使得第三晶体管Q3的第一端接地，第三晶体管Q3截止。因此，对于图2a所示电路，在正常工作状态下，无论接入电源Vcc上电或下电速率快还是慢、抑或Vcc电压过高等，第二晶体管Q2总是率先导通，使得第三晶体管Q3始终是截止状态，该电路不会进入异常锁死状态。由此使得本申请实施例所述的电路，有效解决了现有技术中存在的在正常工作状态，电路因接入电源Vcc下电的速率过快或Vcc电压过高等原因而导致电路异常锁死的问题。
[0062]进一步的，本申请实施例中，所述第一晶体管Ql、第二晶体管Q2和第三晶体管Q3的第三端均接地，使得每个晶体管的控制信号都是以GND为参考的，且所述第一晶体管Q1、第二晶体管Q2和第三晶体管Q3都工作在完全截止或导通状态。由此可以有效的避免干扰，保证信号传递的稳定可靠。
[0063]再进一步的，本申请实施例中，该输出信号Vout是由所述第二晶体管Q2的第二端引出的。当该第二晶体管Q2为NPN型三极管时，该第二端为第二晶体管Q2的集电极。当该电路处于锁死状态时，第二晶体管Q2为截止状态，相当于对地开路，该输出信号Vout依靠第一电阻Rl上拉为高电平。这种状态称为0C(0pen Collector，开集电极)输出，该种形式的输出具有驱动能力强的特点。
[0064]本申请实施例中，为了降低流入第二晶体管Q2的第一端的电流，可以在所述第二晶体管Q2的第一端和所述第一晶体管Ql的第二端之间设置一电阻，起到对所述第二晶体管Q2的保护作用。具体的，如图2b所示，为本申请的锁死电路的另一个实施例的电路结构图。图2b所示的电路与图2a所示电路的区别在于:所述锁死电路还可以包括第四电阻R4。
[0065]所述第四电阻R4接在所述第一晶体管Ql的第二端和所述第二晶体管Q2的第一端之间，起到降低第二晶体管Q2的第一端的电流的作用。参照图4a，为本申请的锁死电路的另一个实施例的电路结构图。图4a所示实施例与图2a所示实施例的区别在于:该第一晶体管Ql为NPN型三极管。
[0066]图4a所示电路的其他器件构成和连接关系与图2a所示电路相同，在此不再赘述。
[0067]图4a所示电路的工作原理也与图2a所示电路的工作原理相同，在此也不再赘述。
[0068]参照图4b，为本申请的锁死电路的另一个实施例的电路结构图。图4b所示实施例与图4a所示实施例的区别在于:还包括第四电阻R4。
[0069]所述第四电阻R4接在所述第一晶体管Ql的第二端和所述第二晶体管Q2的第一端之间，能够降低流入第二晶体管Q2的第一端的电流的作用，对所述第二晶体管Q2起到保护作用。
[0070]参照图5a，为本申请的锁死电路的另一个实施例的电路结构图。图5a所示实施例与图2a所示实施例的区别在于:该第一晶体管Ql为PMOS (P-Mental-Oxide-Semiconductor, P型金属-氧化物-半导体)管。
[0071]图5a所示电路的其他器件构成和连接关系与图2a所示电路相同，在此不再赘述。
[0072]图5a所示电路的工作原理也与图2a所示电路的工作原理相同，在此也不再赘述。
[0073]参照图5b，为本申请的锁死电路的另一个实施例的电路结构图。图5b所示实施例与图5a所示实施例的区别在于:还包括第四电阻R4。
[0074]所述第四电阻R4接在所述第一晶体管Ql的第二端和所述第二晶体管Q2的第一端之间，能够降低流入第二晶体管Q2的第一端的电流的作用，对所述第二晶体管Q2起到保护作用。
[0075]参照图6a，为本申请的锁死电路的另一个实施例的电路结构图。图6a所示实施例与图2a所示实施例的区别在于:该第二晶体管Q2为NMOS管，该第三晶体管Q3为NPN型三极管。
[0076]对应的，所述锁死电路还包括:第五电阻R5、第六电阻R6和第一电容Cl。
[0077]其中，所述第五电阻R5接在所述第二晶体管Q2的第二端和所述第三晶体管Q3的第一端之间。
[0078]所述第六电阻R6和所述第一电容Cl并联后，接在所述第三晶体管Q3的第一端和地之间。
[0079]图6a所示电路的其他器件构成和连接关系与图2a所示电路相同，在此不再赘述。
[0080]图6a所示电路的工作原理也与图2a所示电路的工作原理相同。此处需要说明的是，图6a所示实施例中增加第五电阻R5、第六电阻R6和第一电容Cl，是为了使得在该电路处于正常工作状态下，当接入电源Vcc上电或下电速率过快、或者Vcc电压过高等情况下，能够保证第二晶体管Q2率先导通，将第三晶体管Q3锁死在截止状态，以确保该电路不会在正常工作状态下，出现异常锁死。
[0081]参照图6b，为本申请的锁死电路的另一个实施例的电路结构图。图6b所示实施例与图6a所示实施例的区别在于:还包括第四电阻R4。
[0082]所述第四电阻R4接在所述第一晶体管Ql的第二端和所述第二晶体管Q2的第一端之间，能够降低流入第二晶体管Q2的第一端的电流的作用，对所述第二晶体管Q2起到保护作用。
[0083]参照图7a，为本申请的锁死电路的另一个实施例的电路结构图。图7a所示实施例与图6a所示实施例的区别在于:该第三晶体管Q3为NMOS管。
[0084]图7a所示电路的其他器件构成和连接关系与图6a所示电路相同，在此不再赘述。
[0085]图7a所示电路的工作原理也与图6a所示电路的工作原理相同。同样，图7a所示实施例中增加第五电阻R5、第六电阻R6和第一电容Cl，是为了使得在该电路处于正常工作状态下，当接入电源Vcc上电或下电速率过快、或者Vcc电压过高等情况下，能够保证第二晶体管Q2率先导通，将第三晶体管Q3锁死在截止状态，以确保该电路不会在正常工作状态下，出现异常锁死。
[0086]参照图7b，为本申请的锁死电路的另一个实施例的电路结构图。图7b所示实施例与图7a所示实施例的区别在于:还包括第四电阻R4。
[0087]所述第四电阻R4接在所述第一晶体管Ql的第二端和所述第二晶体管Q2的第一端之间，能够降低流入第二晶体管Q2的第一端的电流的