合附图对本发明的内容作进一步说明:
[0043]参照图1所示，可变增益放大器由两个可变增益放大器2 (VGA2)、一个可变增益放大器1(VGA1)和一个偏置电路(VGA_Bias)组成。
[0044]经混频器输出的正交两路信号VIN，VIP送入第一个VGA2，VGA2在控制信号B<4>, B<3>的控制下对输入信号进行可变增益放大；第一个VGA2的输出信号VON，V0P送入第二个VGA2输入端VIN和VIP，之后第二个VGA2在控制信号B〈4>，B<3>的控制下对输入信号进行可变增益放大；第二个VGA2的输出信号VON，V0P送入VGA1的输入端VIN和VIP，之后，VGA1在控制信号B〈2>, B<1>, B〈0>的控制下对输入信号进行可变增益放大，并把输出信号VON，V0P送到给模数转换器中进行处理。在整个信号的处理过程中，偏置电路VGA_Bias在输入信号IB25，使能信号EN，模式选择信号MODE和三位数字控制信号BI〈2:0>的作用下给VGA1和VGA2提供相应的偏置电流和使能信号，VGA_Bias的输出信号ENN送到VGA1和VGA2的使能端EN，输出信号ΙΒ0送到第一个VGA2的IB25端口，输出信号IB1送到第二个VGA2的IB25端口，输出信号IB2送到VGA1的IB25端口。
[0045]本发明的核心在于采用五位数字控制信号，能够将天线接收到的不同功率信号放大到量化和解调所需功率供模数转换器处理，并且具有能够应用于大动态范围输入信号的接收机、实现非常精确的增益步长控制和受温度的影响较小的特点。
[0046]图2所示为偏置电路原理图。使能信号EN和模式选择信号MODE先通过一个与门AND2X2产生信号ENN，ENN接到NM0S管M17的栅极；再通过一个反相器INVX2产生信号ENB, ENB接到NM0S管M3的栅极；在使能信号EN和模式选择信号MODE都开启的作用下(这里当且仅当EN和MODE都为高电平时，ENN为高电平)，输入信号IB25首先送入IB，输入的数字控制信号BI〈2:0>先通过两个反相器INVX2，进而与输入IB25信号一起控制偏置电路的输出信号IB2，IBLIBOo偏置电路为可变增益放大器的其他模块提供相同的偏置电流和使能信号。
[0047]偏置电路具体可以采用以下结构方式:偏置电路VGA_Bias模块包括类型为pmos2v 的晶体管 M1，M8，M11，M12，M13，M14，M18，类型为 nmos2v 的晶体管 M0，M2，M3，M4，M5，M6，M7，M9，M15，M16，M17，以及一个二输入的与门(AND2X2)和七个相同的反相器(INVX2)。
[0048]二输入的与门AND2X2内部包括三个类型为pm0S2v的晶体管1，2，3和类型为noms2v的晶体管0，4，5共六个晶体管，晶体管3和晶体管5栅极连接在一起作为输入端A，并把集体管3和晶体管2的源极接在晶体管5的漏极上，晶体管5的源极接在晶体管4的漏极上，把晶体管0和晶体管1的栅极一起接到晶体管2的源极上，并把晶体管1的源极和晶体管0的漏极接在一起作为输出端口 Y，晶体管2和晶体管4栅极连接在一起作为输入端B，晶体管1，2，3的漏极都接在VDD上，晶体管0，4，5的源极均4接在VSS上。
[0049]反相器INVX2内部包括二个类型为pm0S2v的晶体管1—1，1—2和一个类型为nmos2v的晶体管0共三个晶体管，晶体管1—1，1—2的栅极和晶体管0的栅极接在一起作为输入端A，它们的源极和晶体管0的漏极接在一起作为输出端口 Y，它们的漏极接在一起并跟电源VDD接在一起，晶体管0的源极和VSS接在一起。
[0050]输入信号MODE和输入使能信号ΕΝ分别送到二输入与门的输入端口 Α和Β，产生输出信号ENN，信号ENN再送到一个反相器的输入端口 A，经过反相器产生输出信号ENB。
[0051]输入的三位数字控制信号BI〈2:0>分别通过两个反相器，产生三位输出数字信号BNN<2:0>o
[0052]输入信号IB送到晶体管M17的漏极，M17的栅极接到ENN，其源极与晶体管M0的漏极和栅极，晶体管M2，M5，M6, M7的栅极，晶体管M3的漏极，晶体管M4的栅极接在一起，晶体管M3的栅极接到ENB，晶体管M0，M2，M3，M5，M6，M7的栅极，晶体管M4的源极和漏极以及衬底都接在GND上，晶体管M5，M6，M7的漏极分别接到M9，M15，M16的源极上，M9的栅极接BNN〈2>，M15的栅极接BNN〈1>，M16的栅极接ΒΝΝ〈0>，它们的漏极接在一起并与M2的漏极、Ml的栅极和漏极、M14的栅极，M18的栅极、M13的栅极、M8的栅极、Mil的栅极、M12的栅极接在一起，Ml的源极、M14的源极和漏极、M18的源极和漏极、M13的源极和漏极、M8的源极、Mil的源极、M12的源极全部与VDD接在一起，M8，Mil，M12的漏极分别连接到输出端口 IB2，IB1，ΙΒ0，晶体管 Ml，M14，M18，M13，M8，Mil，M12 的衬底都接 VDD，晶体管 M17，M0，M2，M3，M5，M6，M7，M9，M15，M16的衬底都接SUB,晶体管M4的衬底接GND。
[0053]图4所示为可变增益放大器2原理图。使能信号EN经过一个反相器INVX2产生信号BENB，BENB接到NM0S管M0的栅极，当BENB为高电平时，偏置电流IB25输入到VGA2中；BENB再经过一个反相器产生信号BEN，BEN接到NM0S管M4的栅极；输入数字控制信号B〈4>，B〈3> —方面送到VGA2的电阻阵列RES2的输入信号端口 B〈4>和B〈3>中，另一方面，输入数字控制信号B〈4>，B〈3>通过一个与非门NAND2X1和一个或非门N0R2X1，分别产生信号S1和S2，信号S1送到PM0S管M17和M81的栅极，信号S2送到PM0S管M13和M80的栅极。可变增益放大器VGA2中包含一个电阻阵列模块RES2，其中RES2的输入A端口接在PM0S管M21的漏极上，输出B端口接在PM0S管M74的漏极上，通过调节RES2输入信号B〈4>和B〈3>，就能控制RES2的阻值大小，进而控制VGA2的增益大小。
[0054]可变增益放大器具体可以采用以下结构方式:
[0055]可变增益放大器VGA2包括类型为pmos2v的晶体管M6，M1，M7，M10，M15，M12，M13，M17，M9，M19，M18，M20，M21，M79，M78，M77，M76，M80, M81，M82，M83，M74，M75，M65，M66，M67，M68，M69，M71 ;类型为 noms2v 的晶体管 M0，M2，M3，M4，M5，M7，M8，Mil，M14，M16，M22，M23，M70，M88，M85，M86，M87，M84，M72，M73 ;类型为 rphpoly 的电阻 R0，Rl，R2，R3，R4，R7，R6，R14，Rll，R13、mimcap电容C0，C1、两个反相器(其结构偏置电路中的反相器相同)、一个二输入与门(其结构与偏置电路中的二输入与门相同)、一个二输入异或门N0R2X1、一个电阻阵列RES2。
[0056]二输入异或门N0R2X1包括两个pm0S2v晶体管0，1 (它们的衬底接在VDD上)和两个nmoS2v晶体管2，3 (它们的衬底接在VSS上)，其中晶体管0和晶体管2的栅极接在一起作为输入端口 B，晶体管1和晶体管3的栅极接在一起作为输入端口 A，晶体管0的漏极接在VDD上，源极接到晶体管1的漏极上，晶体管1的源极、晶体管2漏极、晶体管3的漏极接在一起作为输出端口 Y，晶体管2和晶体管3的源极都接到VSS上。
[0057]输入使能信号EN通过一个反相器产生输出信号BENB，信号BENB再通过一个反相器产生输出信号BEN，产生的BENB接到M4的栅极，BEN接到M0的栅极。输入信号B3和B4分别接到二输入与门的输入端口 B和A，产生输出信号S1，产生的S1接到晶体管M17和M81的栅极。
[0058]输入信号B3和B4分别接到二输入异或门的输入端口 B和A，产生输出信号S2，产生的S2接到晶体管M13和M80的栅极。
[0059]输入差分信号VIP和VIN分别接在C0和C1上，电容C0的另一端接电阻R4和Mil的栅极，电容C1的另一端接电阻R7和M88的栅极，电阻R4和电阻R7的另一端接在一起，并与电阻R0和电阻R1的一端相连接，R0的另一端接VDD，R1的另一端接R3和R2的一端，电阻R3的另一端接晶体管M68和M69的栅极，电阻R2的另一端接GND。
[0060]输入信号IB25接到M0的漏极，M0的源极与M2的漏极和栅极、M4的漏极、M3的栅极、M5的栅极、M16的栅极、M22的栅极、M85的栅极、M86的栅极接在一起，M2、M4、M3、M5、M8的源极接GND, M3的漏极与M6的漏极和栅极、Ml的栅极、M9的栅极、M76的栅极、M65的栅极、M66的栅极接在一起，M6、M1和M7的源极都接VDD，M7的栅极和漏极接在一起并与M5的漏极、M20和M21的栅极、M74和M75的栅极接在一起，Ml的漏极和M6的栅极和漏极、M14的栅极、M87的栅极连接在一起，M10、M15、M12的漏极和源极都接在VDD上，M10的栅极接M13的源极，M15的栅极接M17的源极，M13和M17的漏极与M12的栅极接在一起，并与电阻R6的一端相连接，R6的另一端与M9的漏极、M18的栅极、M