专利名称：可快速滑动相位的伪随机噪声序列的生成方法及其发生器的制作方法
技术领域：
本发明涉及一种码分多址(CDMA)通信系统中基带处理装置及其制造方法，具体地说，是一种能生成加长周期为2N的PN(伪随机噪声)序列发生器，该PN序列发生器包括一个周期为2N-1的最长线性PN序列发生器，其通过一序列加长电路把PN序列中的N-1个连“0”增长为N个连“0”，使得该PN序列的周期加长为2N，更为有用的是，该PN序列发生器可以在输入信号的控制下实现快速的相位滑动。
目前在CDMA通信系统中无论是前向信道还是反向信道的发送端，为了保证I(同相系列)、Q(正交系列)信道的正交性，都使用了周期为2N的PN序列对信道进行四相扩展，因此，在接收端为了有效、快速地捕获发送端发来的信道，正确解出信道信息，也必须有一组与发送端相对应的、周期也为2N、并且可控制相位快速滑动的PN序列与接收下来的信道数据进行相关，在相关的过程中可以根据需要对本地PN序列的相位进行快速的滑动，以便快速地获得与接收下来的数据相关的最大值、从而为正确解出各个信道提供保证。
在现有的PN序列发生器中，有利用对移位寄存器各级状态进行掩码的方法得到所要求的滑动了相位数的PN序列，见中国专利局公开的(名称“具有快速位移调整、长度为2的幂的伪噪声序列发生器”，申请人夸尔柯姆股份有限公司，专利号CN93103556)，其所公开的技术方案虽具有可以实现PN序列相位快速滑动、且电路所用资源较少等优点、但却存在以下不足1)产生的相位可滑动PN序列是经逻辑电路出来的，不可避免地存在较大的相位时延；2)电路中用于生成PN序列的最长线性移位寄存器和计数器的起始状态有严格的对应关系，而且对应关系较复杂，须事先经过复杂的计算；3)电路中用了较多的逻辑电路，且逻辑关系比较复杂。
本发明的目的在于克服上述专利的可滑动相位的PN序列发生器的不足，提供一种产生可滑动相位的PN序列的新的方法和装置。
本发明的技术解决方案是利用RAM存储器技术把生成PN序列的移位寄存器的各种状态按PN序列发生的时间顺序事先存储起来，存储器的零地址单元值对应PN序列发生器起始时刻的状态值，然后通过一个N位计数器的计数输出同步跟踪PN序列的相位移动数，此计数器也从PN序列发生器起始时刻开始计数，在相位滑动命令有效时，计数器的计数值须加上需要滑动的相位数，计数器的N比特输出同时用来对存储器进行寻址，在存储器读信号有效时用该地址单元的状态值对移位寄存器置位，以快速得到所要滑动的PN序列。
如上所述，本发明的可快速滑动相位的PN序列的生成方法，其步骤包括(1)根据PN序列的特征多项式或递归多项式生成周期为2N-1的最长线性PN序列，(2)把上述的最长线性PN序列的周期加长至2N，(3)用N位位宽，2N位长的RAM存储器存储移位寄存器的2N个状态，并以输出N个连“0”时的移位寄存器的状态作为起始状态，把此起始状态存入该RAM存储器的零地址空间中，之后，随着时钟的运行依次按该移位寄存器随时钟出现的实际状态以地址空间的升序存储入该RAM存储器中，(4)用一N位计数器在上述移位寄存器的起始状态时刻随时钟周期从零开始计数，并把该N位计数器的输出值与输入的控制PN序列相位滑动数据值进行加法运算，(5)在上述的RAM存储器的读有效信号和该移位寄存器的置位信号同时作用下，该N位计数器的输出值所指向的RAM存储器地址中的状态值被置入该移位寄存器中，这样，该移位寄存器便在下一个时钟的上升沿到来时输出滑动了指定相位的PN序列。
所说的加长该最长线性PN序列的周期至2N，是对PN序列检测其N-1个连“0”，当最后一个连“0”输出时，让寄存器的时钟停一个周期来增加一个“0”输出，使N-1个连“0”变为N个连“0”，从而，使该PN序列的周期增加为2N。
根据上述的本发明的可快速滑动相位的PN序列的生成方法所制成的相位可滑动的PN序列发生器，其包括一PN位序列形成电路、一计数器，特点是还有a．一PN序列周期加长电路，其有二个比较输入端分别与该PN序列形成电路的输出端和其一另设定状态输出端相连接；而其输出端则与该PN序列形成电路的使能端相接；b．一PN序列相位滑动控制电路，其含有n个连接外部控制器送入的N比特滑动相位数据、相应位的输入端和连接滑动相位控制信号的输入端的与非门、分别连接该与非门的输出端和该计数器的输出端的加法器，该加法器的输出端与该计数器的输入端相连接，该计数器的使能端受外部控制器的控制；c．一RAM存储器，其地址总线与该加法器的输出端相连接，其数据总线挂在系统数据总线上并与该PN序列形成电路的数据装配(LOAD DATA)端相连接；上述的PN序列周期加长电路包括依次以电路相连接的比较器、D触发器、和另一D触发器及二输入与非门；而该PN序列形成电路则包括N级移位寄存器和根据PN序列特征多项式方程置入相应位的寄存器之间的异或门。
本发明与现有可滑动相位的PN序列发生器相比具有实质性的进步1)本发明的相位可滑动PN序列是直接经时序电路输出来的，因此，相位时延较小；2)移位寄存器和计数器的起始状态的对应关系很简单，只须固定的一种，设置好之后便不须再变更；3)电路的逻辑关系简单。
本发明的附图简单说明如下
图1为本发明的最长线性PN序列形成电路原理图。
图2为本发明的可滑动相位PN序列发生器电路原理图。
图3为本发明的PN序列发生器电路时序原理图。
图4为本发明的另一实施例N=4时最长线性PN序列形成电路原理框图。
表1示出本发明可滑动相位PN序列发生器的内部电路单元信号状态值。
下面根据图1-图4和表1，给出本发明二个实施例本发明提出的生成相位可滑动PN序列的方法，包括以下步骤1)根据PN序列的特征多项式或递归多项式生成周期为2N-1的最长线性PN序列，2)加长上述最长线性PN序列的周期2N-1为2N，检测N-1个连“0”，当最后一个连“0”输出时，让移位寄存器的时钟停一个周期，这样就可增加一个“0”输出，使N-1个连“0”变为N个连“0”，也使该序列的周期增加为2N，3)用N位位宽、2N位长的RAM存储器存储移位寄存器的2N个状态，以输出N个连“0”时移位寄存器的状态为起始状态，把此状态存入存储器的零地址空间中，之后，随着时钟的运行依次按移位寄存器随时钟出现的实际状态以地址空间的升序存储进存储器，4)由一N位计数器在移位寄存器的起始状态时刻随时钟周期从零开始计数，该N位计数器的输出值可和输入的控制PN序列相位滑动的滑动数据值进行加法运算，5)在RAM存储空间读有效信号和移位寄存器置位信号的作用下，该N位计数器的输出值所指向的RAM存储器的地址中的状态值被置入移位寄存器中，在下一个时钟的上升沿到来时滑动了指定相位的PN序列出现在输出端口上。
依照本发明的上述方法制造成二个相位可滑动的PN序列装置，一为N=15，另一为N=4。
下面先以N=15、产生周期为215-1的PN序列发生器为例作进一步详细说明。
图1所示为N=15、产生周期为215-1的PN序列形成电路的电路原理图。图中是一个具有15级移位寄存器的最长线性移位序列形成电路，由于N=15，所以该电路产生的PN序列的周期是215-1=32767。从图中很容易看出该最长线性移位序列发生器的特征多项式方程是PN=X15+X13+X9+X8+X7+X5+1(1)该PN序列形成电路10由一组移位寄存器121-1215和根据特征多项式方程放置的异或门141-145联结而成，其中寄存器121-124的输出分别连到寄存器122-125的输入端，寄存器126的输出连到寄存器127的输入端，寄存器1210-1212的输出分别连到寄存器1211-1213的输入端，寄存器1214的输出端连到寄存器1215的输入端，寄存器125、寄存器127-129和寄存器1213的输出分别连到异或门141-145的一个输入端，寄存器141-145的输出分别连到寄存器126、寄存器128-1210和寄存器1214的输入端，寄存器1215的输出端，也就是PN序列形成电路10的输出反馈回去，作为寄存器121的输入信号，异或门141-145的另一个输入端由寄存器1215提供，该PN序列形成电路10的输出作为输出总线18，提供信号q[15:1]。
移位寄存器121-1215的另一组输入端和总线16(系统数据总线)相连，当其置位有效信号(LOAD ENABLE)有效时用来接收从RAM存储器的存储空间输出的直接置位数据，这些寄存器还有一个输入信号SYS-EN，它是移位寄存器121-1215的使能信号，只有当SYS-EN(使能)信号有效时，移位寄存器121-1215才工作。
PN序列形成电路10中的各级寄存器121-1215中的信号按预定逻辑进行的移位操作是在统一的时钟信号(图中未画出)的作用下进行的，该PN序列形成电路10的输出除作为总线18的输出外，有的还输入到异或门141-145产生下一级相应的寄存器的输入信号，在使能信号(SYS-EN)有效时，该各级寄存器121-1215的输入才在时钟信号的作用下开始动作。
图2所示为可生成具有快速相位滑动的PN序列发生器的电路原理图。图中PN序列周期加长电路20’和线性PN序列形成电路10相连，PN序列周期加长电路20’包括依次以电路连接的比较器20、D触发器21、22以及二输入与门23。线性PN序列形成电路10的输出总线18连到比较器20的一个输入端，比较器20的另一个输入端接一个固定N位数值输出端17，该数值就是该PN序列形成电路10输出N-2个连“0”时其内部移位寄存器的各状态值。比较器20的输出连到D触发器21的输入端，该D触发器21的输出端连到另一个D触发器22的输入端，该D触发器22的输出端连到与门23的一个输入端，它的另一个输出端也和与门23的输入端相连，二输入与门23的输出端连到该PN序列形成电路10的使能端(SYS-EN)19。
线性PN序列形成电路10的输出(PN-OUT)在PN序列周期加长电路20’的作用下，其最长连“0”段由N-1个增加到N个，这样使得PN序列中包含“0”和“1”的个数相等，PN序列中同时存在N位长的连“1”段和连“0”段。
图2中线性PN序列形成电路10的输出总线18上的数据和既定数据“0010...0”比较，当二者相等时表明该线性PN序列形成电路10已输出N-2个连“0”，此时还允许下一个状态“0100...0”出现，当状态“0100...0”出现在输出总线18时，此时由D触发器21、22以及二输入与门23组合输出的使能(SYS-EN)信号无效，线性PN序列形成电路10中的寄存器(由触发器构成)保持一个时钟周期不变，就是说，使状态“0100...0”出现了两个时钟周期，这样就把一个“0”值插入到该PN序列形成电路10的输出PN-OUT中的N-1个连“0”中去了。
值得注意的是，状态“0010...0”是经过预先计算后得出的一个数值，它刚好是出现N-1个连“0”的移位寄存器组121-1215的前一个状态，若是换成另外一组值去和线性PN序列形成电路10的输出总线18上的状态值进行比较，则其输出PN-OUT将会得到完全错误的输出。
图2中的与门31、加法器32和计数器30构成PN序列相位滑动控制电路30’。与门31有两个输入端，一个接收外部控制器发来的要求PN序列发生器相位滑动的N比特数据(SHIFT-NUMBER)，另一个输入端接收外部控制器输入的滑动数据有效信号(ADD-EN)。图2中虽然只画了一个与门31，实际上是表示有N个与门31，每个与门31连接N比特数据的不同位，并分别和滑动数据有效信号(ADD-EN)相与，与门31的输出连到加法器32的一个输入端，该加法器32的另一个输入端接收来自计数器30的输出端33上的N比特数据，而该加法器32的输出端34一方面连到存储器40的地址总线(COUNTER NUMBER)，另一方面又反馈回计数器30的输入端。
计数器30有一个使能端(COUNTER-EN)，当COUNTER-EN有效时计数器30才工作。该计数器30在时钟(图中未画出)的作用下进行计数，它的计数输出端33(COUNTER OUT)和加法器32的一个输入端相连，与门31有两个输入端，一个(端)接外部控制器送来的相位滑动N比特数据(SHIFTNUMBER)，另一端接滑动数据有效信号(ADD-EN)，该与门31的输出端接加法器32的另一个输入端，该加法器32的输出端一方面连到存储器40的地址总线，另一方面连到计数器30的计数输入端。
该计数器30的输出数据(COUNTER OUT)被送到加法器32中去参与相加运算，与门31的N比特滑动相位输入数据只有在滑动相位控制信号(ADD-EN)有效时(高电平)才被输出到加法器32中和经过加1(包含于计数器电路中，未画出)计数的计数器30的输出端33上的输出信号进行相加运算，相加结果直接输出到存储器40的地址总线上，在滑动相位控制信号(ADD-EN)无效期间，输入与门31的滑动相位输入数据和ADD-EN有效信号相与后为零，在加法器32中不改变计数器30的输出值，此时计数器30按正常的加1计数规律计数。
须注意的是，滑动相位控制信号(ADD-EN)的有效持续时间应不大于计数器30的一个时钟周期，且应和时钟信号保持正确的时序关系，即应在时钟的上升沿到来之前保持状态稳定，详细的时序关系见图3。
存储器40的地址总线接收来自加法器32输出端34的N比特输出，数据总线是双向总线，CS作为存储器40的片选信号，存储器40还有两个输入信号READ-EN(读有效信号)和WRITE-EN(写有效信号)，在初始化存储器时WRITE-EN和计数器30一起把PN序列发生器10中的移位寄存器12的2N个状态写入存储器40中去存储起来，当需要让PN序列发生器10的输出信号(PN-OUT)的相位滑动时，先把要滑动的数据通过总线SHIFT NUMBER使计数器30的计数值相对与当前值向前(后)增加(减少)SHIFT NUMBER个数，使READ-EN有效，这样计数器30的输出所指向的存储器地址单元的值就被输出到PN序列发生器10的输入数据总线16上，在下一个时钟的上升沿到来时数据总线16上的数据被置入PN序列发生器10中的移位寄存器，已滑动好的PN序列就出现在PN序列发生器10的输出端(PN-OUT)上。
下面再以N=4为例，当计数器30刚好计满时滑动命令有效且滑动相位数据为8时加长PN序列形成电路10’的工作过程。表1列出了电路中计数器30中的计数值、PN序列形成电路10’中移位寄存器121-124的状态值和PN序列输出值在按顺序的对应关系，在存储器40中存储的状态值也和移位寄存器121-124按计数输出的值一致，图3为各相关信号的时序关系。
定义特征多项式方程如公式(2)所示PN=X4+X3+1(2)对应的实际电路如图4所示。
从表1中我们注意到，PN序列形成电路10’中移位寄存器121-124的状态“0100”出现了两个时钟周期，这是由于周期加长电路20’在移位寄存器121-124处于“0100”时，比较器20检测到两个输入值相等，该比较器20输出高电平，这个高电平在经D触发器21、22和与门23后延时一个时钟周期，输出了一个持续一个时钟周期宽度的低电平，使得移位寄存器121-124在输出了状态“0010”时使能信号(SYS-EN)刚好无效，就把状态“0010”保持了一个时钟周期，这样，状态“0010”总共出现了两个时钟周期，也就是把PN序列中连续出现3个“0”的位置多增加了一个“0”，使得PN序列的周期变成了16。
从表1中还可以看出，相位滑动数据可以提前置于总线SHIFT NUMBER上，当置位有效信号(ADD-EN)无效时它并不起作用，只有当ADD-EN为高电平时SHIFT NUMBER才被加到计数器30的输出值上，此刻在存储器40读信号有效(表中未列出)的情况下，存储器40中地址为“1000”的内容“1101”出现在存储器40的数据总线16上，当输入移位寄存器121-124的时钟上升沿到来时被置入移位寄存器121-124中，表示上述过程的时序见图3。
表权利要求
1．一种可快速滑动相位的伪随机噪声序列的生成方法，其步骤包括(1)根据PN序列的特征多项式或递归多项式生成周期为2N-1的最长线性PN序列，(2)把上述的最长线性PN序列的周期加长至2N，(3)用N位位宽，2N位长的RAM存储器存储移位寄存器的2N个状态，并以输出N个连“0”时的移位寄存器的状态作为起始状态，把此起始状态存入该RAM存储器的零地址空间中，之后，随着时钟的运行依次按该移位寄存器随时钟出现的实际状态以地址空间的升序存储入该RAM存储器中，(4)用一N位计数器在上述移位寄存器的起始状态时刻随时钟周期从零开始计数，并把N位计数器的输出值与输入的控制PN序列相位滑动数据值进行加法运算，(5)在上述的RAM存储器的读有效信号和该移位寄存器的置位信号同时作用下，该N位计数器的输出值所指向的RAM存储器地址中的状态值被置入该移位寄存器中，这样，该移位寄存器便在下一个时钟的上升沿到来时输出滑动了指定相位的PN序列。
2．根据权利要求1所述的可快速滑动相位的伪随机噪声序列的生成方法，其特征在于，所说的加长该最长线性伪随机噪声序列的周期至2N是对PN序列检测其N-1个连“0”，当最后一个连“0”输出时，让寄存器的时钟停一个周期来增加一个“0”输出，使N-1个连“0”变为N个连“0”，使该PN序列的周期增加为2N。
3．一种按权利要求1所述的可快速滑动相位的伪随机噪声序列的生成方法制成的相位可滑动的伪随机噪声序列发生器，包括一N位线性PN序列形成电路(10)和一计数器(30)，其特征在于还有a．一PN序列周期加长电路(20’)，其有二个比较输入端分别与该PN序列形成电路(10)的输出端(18)和其一另设定状态值输出端(17)相连接；而其输出端则与该PN序列形成电路(10)的使能端(19)相接；b．一PN序列相位滑动控制电路(30’)，其含有n个连接外部控制器送入的N比特滑动相位数据相应位的输入端和连接滑动相位控制信号的输入端的与非门(31)、分别连接该与非门(31)的输出端和该计数器(30)的输出端(33)的加法器(32)，该加法器(32)的输出端(34)与该计数器(30)的输入端(35)相连接，该计数器(30)的使能端受外部控制器的控制；c．一RAM存储器(40)，其地址总线(41)与该加法器(32)的输出端(34)相连接，其数据总线(42)挂在系统数据总线(16)上并与该PN序列发生器(10)的数据装配端相连接。
4．根据权利要求3所述的相位可滑动的伪随机噪声序列发生器，其特征在于，所说的PN序列周期加长电路(20’)包括依次以电路相连接的比较器(20)、D触发器(21)、D触发器(22)和二输入与非门(23)。
5．根据权利要求3所述的相位可滑动的伪随机噪声序列发生器，其特征在于，所说的PN序列形成电路(10)包括N级移位寄存器和根据PN序列特征多项式方程置入相位的寄存器之间的异或门。
全文摘要
一种可快速滑动相位的伪随机噪声序列的生成方法及其发生器。其以N个连“0”状态为起始值把生成周期为文档编号H04J13/00GK1323101SQ0110525
公开日2001年11月21日 申请日期2001年1月19日 优先权日2001年1月19日
发明者徐剑锋 申请人:深圳市中兴集成电路设计有限责任公司