专利名称：同步检测电路的制作方法
技术领域：
本发明涉及使用码分多址(CDMA)系统的扩频通信，更具体地说，涉及用于获得接收信号间同步的同步检测电路。
背景技术：
对于无线通信，当要发送的数据被调制并叠加到载波上时，占用的带宽被扩展到大于要发送数据的原始带宽的好几十倍。这个宽带调制通常称作扩频通信。对于扩频通信，使用扩频码以便执行扩频调制以扩展横跨宽频带的频率。当接收方通过使用与发送方用于扩频调制相同的扩频码执行去扩频时，接收方可以提取被发送的原始数据。
作为扩频调制的结果，要发送的数据被变成具有低功率密度和扩展频率带宽的信号。通过去扩频这个信号，该原始数据恢复成具有高功率密度的信号，同时提供沿通信路径叠加的窄带宽干扰波作为具有低功率密度的宽带信号。如上所述，扩频通信的优点是低干扰、对于多路径误差的高抵抗力、以及保持通信保密。
在用于扩频通信的直接扩频序列系统中，发送方通过以较高频率的扩频码乘以数据而执行扩频调制，并且接收方通过以相同的扩频码乘以接收的信号执行去扩频，并提取原始数据。当发送方和接收方使用的扩频码不同时，去扩频的结果是一具有低功率密度的噪声信号。因此，当发送方使用许多不同的扩频码时，多信道的信号可以同时以相同频率发送。用于这个连接系统的名称是码分多址(CDMA)。
图4A和4B是显示用于扩频通信的直接扩频序列系统的原理图。在发送方，当乘法器403用于以扩频码402乘以数字数据401时，执行扩频调制。在接收方，当乘法器413用于以扩频码412乘以接收的信号时，执行去扩频，该扩频码412与扩频码402相同。结果，原始数字数据401被恢复成数字数据411。
图5是用于解释图4A中的扩频调制和图4B中的去扩频的原理的概念图。扩频码序列是其中1和0随机出现的序列，并且随机出现±1的波502被用作相应的扩频码波。如图5所示，当通过使用具有较高频率的扩频码502对2比特数据501进行扩频调制时，获得与扩频码502具有相同频率的信号503。当接收这个信号503作为信号513，并且以与用于发送的扩频码波相同的扩频码波512乘以该信号时，获得的接收数据511与原始数据相同。
如上所述，当发送方在特定定时以特定的扩频码乘以要发送的数据，并产生扩频信号时，接收方可以在相同的定时使用与发送方所使用的相同的扩频码乘以扩频信号，因此获得原始数据。为了提取原始数据，接收方必须知道发送方使用的扩频码以及使用的定时。因此，为了同步，发送方在特定信道重复发送扩频码。匹配滤波器被用作查找扩频码和定时的电路。
图6A和6B是用于说明匹配滤波器结构的图。图6A是显示用于根据取样时钟取样接收信号以及用于获得接收数据(取样值)的过程图。图6B是显示匹配滤波器的结构框图。匹配滤波器包括抽头部分，其中多抽头(触发器)611-614串联连接以构成移位寄存器；乘法器621-624；以及加法器631-633。在这个实施例中，使用仅具有四个抽头的匹配滤波器。然而，可以使用更多的抽头。因此，如果扩频码由256个码片构成，256个抽头将提供给匹配滤波器的结构。码片表示扩频码数据的一个单元，并且为了区分要发送或接收的少量数据，这个数据单元被称作码片。
在这样构成的匹配滤波器中，接收数据601被发送到抽头部分，同时移位数据601一个样值。乘法器621-624用代码生成器生成的扩频码乘以抽头的输出，以及加法器631-633相加该乘积以获得输出相关值602。当获得最大输出相关值602时，在那点接收数据的定时几乎最匹配扩频码的定时，在那时获得同步。
图7A-7D是用于说明获得同步的原理的图。在图7A中，扩频码和定时与接收数据相匹配，并且获得最大相关值。在图7B中，扩频码与接收数据不匹配，并且相关值被减少。在图7C中，定时与接收数据不匹配而扩频码与之匹配，并且相关值也减少。在图7D中，扩频码和定时与接收数据匹配，但是噪声叠加到接收数据上，并且相关值小于图7A中的值。
由于通常不能避免沿着通信路径的噪声所产生的某些影响，相关值如图7D所示。因此，通过使用图6中所示的匹配滤波器结构不能获得大的相关结果。因此，作为对策，使用平均过程。在这个过程期间，由于，对于扩频调制，要发送的数据在特定周期乘以相同的扩频码，许多周期的相关值被计算和加到一起(平均)，以便可以获得更为可靠的相关结果。
在数字化接收信号的实际过程中，当接收信号以扩频码的码片率被取样同时定时是未知时，不能期望满意的处理精度。因此，作为对策，通常使用重复取样方法。根据这个方法，以几倍于码片率的取样率对接收信号进行取样，并且对于计算相关值，对于一个码片间隔获得多个取样结果。
图8A和8B是用于说明接收信号的重复取样的图。在图8A中，取样率等于扩频码的码片率。在图8B中，以两倍于扩频码的码片率的取样率执行两倍重复取样，并且两倍于扩频码的码片数目的取样值被获得作为接收数据。
图9是用于说明两倍重复取样过程中匹配滤波器结构的图。匹配滤波器包括抽头部分，其中多个抽头911-918串联连接以构成移位寄存器；乘法器921-928；以及加法器931-937。在这个实施例中，使用8个抽头的匹配滤波器。然而，如果两倍重复取样要用于256个码片的扩频码，512个抽头将提供给匹配滤波器的结构。
在这种结构的匹配滤波器中，由重复取样获得的数据901被发送同时移位数据901一个样值。抽头911-912的输出是在最后接收的一个码片间隔的两个取样值，并且抽头913和914的输出是在在前接收的一个码片间隔的两个取样值。照这样，在抽头部分，对于每一个码片间隔排列由在两个位置进行的取样获得的两个取样值。
对于每个码片，乘法器921-928以代码生成器生成的扩频码乘以两个相位的这些取样值。加法器931-937相加乘积以获得输出相关值902，它们是对由两倍重复取样获得的接收数据的平均。当接收数据和扩频码的定时最匹配时，达到最大输出相关值902，并且在这个状态，获得同步。
如上所述，通过使用重复取样系统的匹配滤波器，与以码片率进行取样时相比，可以改善相关精度。然而，由于进行两倍重复取样，很明显抽头数和乘法器数加倍了，并且为了构成匹配滤波器，加法器的数目几乎加倍。
对于k倍重复取样系统的匹配滤波器，当扩频码的码元数是m时，需要mk个抽头、mk个乘法器和mk-1个加法器，因此所需电路大小大约是非重复取样系统的匹配滤波器所需的k倍。
作为重复取样系统的匹配滤波器的第一个问题，由于取样时钟的排列被增加并且在一个单元小时抽头间要移位的数据量增加，因此存在能量消耗的相应增加。作为第二个问题，由于抽头数、乘法器数和加法器数与重复取样次数的倍数成比例的增加，LSI电路的大小显著的增加。
在JP-A-2000-269855中公开了对于解决第一问题的技术的匹配滤波器。根据这个技术，代替通过k倍重复取样系统对接收数据进行重复取样，如图6B所示的非重复取样系统的k匹配滤波器被并行排列，其相对于参考时钟的相位被延迟了时钟周期n/k倍的周期被提供给第n个匹配滤波器。
由于使用这个技术，对于匹配滤波器不需要高速工作时钟，因此可以减少能量消耗。然而，由于电路大小不能变得比k倍重复取样系统的匹配滤波器的小，当与非重复取样系统的匹配滤波器相比较时，需要k倍的能量消耗。
此外，这个技术没有为第二个问题提供解决方案。并且由于在LSI芯片上，诸如安装在CDMA手机上的，由匹配滤波器占据的空间非常大，这个因素导致很大的单位花费。所以如果存在并使用更小的LSI芯片，除了相当大的减少能量消耗之外，也可以实现很大的单位花费减少。
发明内容
为了解决传统的缺点，同时集中在以下事实，对于扩频数据周期性地重复相同代码的使用，本发明的一个目的是提供一同步检测电路，其中对于以与扩频码的码片率相同的取样率取样的接收数据，可以获得与使用重复取样系统的匹配滤波器可得的相同的相关精度，并且其中对应于匹配滤波器的电路大小可以显著减少。
为了实现这个目的，根据本发明的第一方面，同步检测电路包括匹配滤波器(匹配滤波器105)，用于输出扩频码和通过使用一个码片周期取样时钟对代码扩频信号进行取样而得的数据之间的相关值；取样时钟生成器(取样时钟生成器102)，用于通过顺序改变对于一个码片周期由参考时钟提供的每个预定相位周期的相位而输出取样时钟；以及同步确定单元(同步确定单元107)，用于确定获得相关值的最大值的定时，以及用于检测同步。
根据第一方面的同步检测电路，由于使用其相位对于每个预定相位周期被改变的取样时钟对代码扩频数据进行取样，非重复取样系统的匹配滤波器仅用于获得每个相位的相关值。因此，在可以保持与非重复取样系统的同步检测电路一样小的电路时，可以获得与当进行重复取样的次数与相位数相对应时所获得的相同相关精度。
根据本发明的第二方面，在第一方面的同步检测电路中，对于每个预定相位周期，对于取样时钟的相位延迟被顺序增加一个通过将一个码片周期除以一个整数所得的值。
根据第二方面的同步检测电路，获得取样时钟，其对于参考时钟的相位延迟增加了一个通过将一个码片周期除以一个整数所得的值。因此，每个相位周期被取样的数据量被增加直到其等于使用重复取样方法在每个相位位置被取样的数据量。因此，单个相位周期中相关值仅需要被加到一起，以获得等于使用重复取样方法获得的相关值的值。
根据本发明的第三方面，在第一或第二方面的同步检测电路中，设置相位周期以便等于代码扩频信号的周期。
根据第三方面的同步检测电路，当设置相位周期以等于代码扩频信号的周期时，通过对于每个周期改变重复发送的扩频码的取样时钟的相位，可以获得相关值。
根据本发明的第四方面，在第一至第三方面之一的同步检测电路中，同步确定单元使用对于相位周期的相关值，以确定获得相关值的最大值的定时。
根据第四方面的同步检测电路，当使用适当的确定方法，使用对于单个相位周期的相关值来确定获得相关最大值处的定时，可以在更短周期内确定同步检测。
根据本发明的第五方面，在第一至第三方面之一的同步检测电路中，确定获得相关值的最大值的定时的同步确定单元，使用通过将所有相位周期的相关值加到一起产生的值。
根据第五方面的同步检测电路，当通过将对于单个相位周期的相关值加到一起产生的值被用于确定获得相关值的最大值的定时时，可以以与使用重复取样方法时相同的方式实现同步检测电路。
图1是显示根据本发明的一个实施例的同步检测电路的结构框图；图2是用于说明这个实施例的同步检测电路获得与重复取样系统所提供的相同的取样值的过程的图；图3是一个图，其中通过比较各个方法，提供获得取样值的定时的说明；图4是显示扩频通信的直接扩频序列系统的原理图；
图5是用于说明扩频调制和去扩频的原理的概念图；图6A和6B是用于说明匹配滤波器结构的图；图7A-7D是说明同步获取原理的图；图8是用于说明对接收信号执行重复取样的图；以及图9是用于说明重复取样系统的匹配滤波器的结构图。
具体实施例方式
通过借助附图在下文中将描述本发明的一个实施例。
图1是显示根据本发明的实施例的同步检测电路结构的框图。在图1中，同步检测电路包括时钟发生器102、用于取样接收信号101的取样单元103、匹配滤波器105、以及同步确定单元107，其用于获得输出相关值106的最大值的定时。
匹配滤波器105是用于图6B中所示的非重复取样系统的，包括抽头单元，其中多个抽头111-113串联连接以构成移位寄存器；乘法器121-124，借此，对于每个码片，相乘抽头单元的输出和扩频码；以及加法器131-133，借此将乘法器121-124的输出加起来。
取样时钟发送器102包括基本时钟141；开关142，用于分配基本时钟141；k-1个相位延迟单元，从1/4相位延迟单元143至(k-1)/k相位延迟单元144；以及OR电路145。k-1个相位延迟单元通过对每个时钟增加1/k相位延迟时间顺序延迟接收基本时钟，并且产生具有从1/k相位到(k-1)/k相位的相位差的时钟，即从取样时钟2(152)到取样时钟k(153)。这些产生的取样时钟，和取样时钟1(151)一起发送到取样单元103。开关142用于改变每个重复扩频数据周期的分配目标。
由取样单元103对接收信号进行取样，并且取样的数据作为接收数据发送到匹配滤波器105的抽头单元。在匹配滤波器105中，乘法器121-124用代码生成器生成的扩频码乘以抽头的输出，并且加法器131-133相加这些乘积以获得输出相关值106。同步确定单元107将获得的相关值106存储于存储器中，或相加相关值，并使用预定确定方法确定达到相关值106的最大值的定时。
图2是用于说明所述过程的图，其中虽然没有进行重复取样，这个实施例的匹配滤波器可以获得k倍重复取样系统的每个相位的取样值。当如在传统情况下没有进行重复取样时，在单个周期获得相同相位的取样值201-209。然而，根据这个实施例的匹配滤波器，在接收信号的第一、第二和第k个周期，根据取样时钟1、取样时钟2就取样时钟k分别获得取样值211-219。
图3是显示使用传统的非重复取样方法、k倍重复取样方法和这个实施例的取样方法，获得取样值的定时的详细比较图。从图3中可明显看出，虽然在这个实施例中没有进行重复取样，对于每个重复扩频数据周期以基本时钟率获得起相位被延迟时钟周期的1/k的取样值。
通过这个过程，对于每个重复扩频数据周期，获得取样值和扩频码之间的相关值。然后，当将所有单个相位的输出相关值加到一起时，对于重复取样方法由相加得到值等于由匹配滤波器提供的输出相关值。在这个实施例中，由于对于每个相位获得输出相关值，很明显这个实施例的匹配滤波器比重复取样方法的匹配滤波器更为有效。
此外，每个相位的输出相关值与JP-A-2000-269855中并行排列的k个匹配滤波器的每个的输出相关值相匹配。如上所述，根据本实施例，至少，可以获得由重复取样方法的匹配滤波器提供的相同的相关精度，并且匹配滤波器的电路大小极大地减小了。
如上所述，根据本实施例，即使当使用非重复取样方法的匹配滤波器时，在扩频码和其相位以取样时钟取样的数据之间，对于每个相位周期获得顺序改变的相关值。因此，在电路大小可以保持以便其与非重复取样系统的同步检测电路一样小时，可以获得当进行重复取样次数等于相位计数时所提供的相同精度的相关值。
结果，可以解决重复取样系统的问题，即，由取样时钟频率的增加引起的能量消耗的增加，由于需要增加电路大小以进行多倍重复取样而引起的LSI的面积的成比例的增加。此外，用于处理的LSI芯片的花费可以显著地减少。
权利要求
1.一种同步检测电路，包括匹配滤波器，用于输出扩频码和通过使用一个码片周期取样时钟对代码扩频信号进行取样而获得的数据之间的相关值；取样时钟生成器，用于通过改变对于一个码片周期由参考时钟提供的每个预定相位周期的相位，生成所述取样时钟；以及同步确定单元，用于确定获得所述相关值的最大值的定时，并用于检测同步。
2.如权利要求1所述的同步检测电路，其中，对于每个预定相位周期，对于所述取样时钟的相位延迟被顺序增加一个通过将一个码片周期除以一个整数而获得的值。
3.如权利要求1所述的同步检测电路，其中设置所述相位周期以便等于代码扩频信号的周期。
4.如权利要求2所述的同步检测电路，其中设置所述相位周期以便等于代码扩频信号的周期。
5.如权利要求1所述的同步检测电路，其中所述同步确定单元使用对于所述相位周期的相关值，以确定获得所述相关值的最大值的定时。
6.如权利要求2所述的同步检测电路，其中所述同步确定单元使用对于所述相位周期的相关值，以确定获得所述相关值的最大值的定时。
7.如权利要求1所述的同步检测电路，其中确定获得所述相关值的最大值的定时的所述同步确定单元，使用通过将对于所有相位周期的所述相关值加到一起所得的值。
8.如权利要求2所述的同步检测电路，其中确定获得所述相关值的最大值的定时的所述同步确定单元，使用通过将对于所有相位周期的所述相关值加到一起所得的值。
全文摘要
公开了一种同步检测电路，包括匹配滤波器105，用于使用对于一个码片周期的取样时钟，输出在扩频码和通过取样代码扩频信号101获得的数据之间的相关值；取样时钟生成器102，用于输出取样时钟，以便对于代码扩频信号的每个周期，对于一个码片周期的基本时钟的相位延迟增加一个通过将一个码片周期除以一个整数所得的值；以及，同步确定单元107，用于确定获得最大相关值的定时和用于执行同步检测。
文档编号H04L7/00GK1437323SQ0310016
公开日2003年8月20日 申请日期2003年1月3日 优先权日2002年2月8日
发明者松本敏昭 申请人:松下电器产业株式会社