固态图像拾取器件及其信号处理方法和图像拾取装置的制作方法

专利名称：固态图像拾取器件及其信号处理方法和图像拾取装置的制作方法
技术领域：
本发明涉及固态图像拾取器件、其信号处理方法以及使用其的图像拾取装置，更具体地，涉及利用所谓的列模数转换(ADC, Analog-to-Digital Conversion)系统的固态图像拾取器件、其信号处理方法以及使用其的图像拾取装置。
背景技术：
作为一种X-Y寻址型固态图像拾取器件(例如，CMOS型(包含MOS型) 固态图像拾取器件(在下文中称作"CMOS图像传感器"))的放大型固态图像 拾取器件作为固态图像拾取器件的一种系统而众所周知。在该CMOS图像 传感器中已知一称为列系统的技术。在该列系统中，为以矩阵形式二维布置 包含相应光电转换元件的像素的像素阵列部分彼此独立地提供列处理部分， 以便于分别与像素列对应。此外，从像素阵列部分的相应像素中每像素列地 连续读取信号(像素信号)，以便将其暂时保持在对应一个列处理部分中。此外， 以预定的时序连续读取一 列的像素信号。另外，用以向列处理部分提供模数转换(ADC)功能的列模数转换系统作 为一种列系统而众所周知。利用该列ADC系统，比较器将模拟像素信号与具 有RAMP波形的基准信号相比较，从而在时间轴方向上生成具有一大小(脉宽) 的脉沖信号。此外，在与脉冲信号的脉宽相对应的时间段内，计数器对预定的时钟信号计数，并且将得到的计数值设置为与像素信号的大小相对应的数 字信号。这样，执行了AD转换。在使用这种列ADC系统的CMOS图像传感器中，稀疏(跳过)像素信息来 读取得到的像素信息的所谓稀疏读取方法作为增大帧速的方法而众所周知。 然而，当使用该稀疏读取方法时，尽管电荷通过光电转换而被累积，但是由 于存在丟弃了在其之中累积的电荷的一些像素，因此灵敏度降低。为了解决 关于灵敏度降低的问题，目前为止，利用列ADC系统将相应单元像素输出的 模拟像素信号转换为数字值，并且将得到的分别与垂直方向上的多个像素相对应的数字值彼此相加以进行读取。例如，在日本专利特许号2005-278135(在 下文中称作专利文献l)中公开了该技术。发明内容对于专利文献1中公开的相关技术，由于仅在垂直方向上实现了稀疏读 取方法和像素加法，因此存在关于帧速增大的局限。当同样可以在水平方向 上实现稀疏读取方法和像素加法时，可以进一步增大帧速。这里，让我们考 虑在水平方向上实现稀疏读取方法和像素加法的情况。来自所有像素列的信息被水平地输出之后而在数字信号处理部分中执行 像素的加法的方法被期望作为在水平方向上同时实现稀疏读取方法和像素加 法的方法。然而，利用该方法，水平输出的信息量并未减少。因此，仅可以 通过关于垂直方向上的像素的加法提高帧速一个帧速增加量，其不可充分地 提高帧速。为了解决上述问题提出本发明，因此，期望提供在列ADC中实现水平方向上的像素的加法从而使得可以减少水平输出的信息量的固态图像拾取器 件、其信号处理方法以及使用其的图像拾取装置。为了达到上述的期望，根据本发明的实施例，提供了如下的固态图像拾 取器件，其包含多个比较器，其被提供给具有以矩阵形式布置的、包含相 应光电转换元件的单元像素的像素阵列部分，以便分别对应于像素列，每个 所述比较器用于将经由对应一根垂直信号线而从对应一个所述单元像素输出 的模拟信号与类似斜坡的基准信号相比较，以便将包含与对应一个模拟信号 的大小相对应的时间信息的比较结果输出；计数器，其均用来基于从对应一 个所述比较器输出的时间信息，执行用于以一个时钟周期向最低有效位加1 的计数操作，以便将得到的计数值输出为与对应一个模拟信号的大小相对应 的数字信号；以及控制部分，其用于以如下的方式执行控制在加法模式的 阶段中，将分别与两个像素列对应的两个比较器和两个计数器设置为单元， 当来自该两个比较器的比较结果均具有第一逻辑时，向该两个计数器中的一 个计数器的第二位加1，当来自该两个比较器的比较结果之一具有第一逻辑 时，向该一个计数器的第一位加1，而当来自该两个比较器的比较结果均具 有第二逻辑时，不向该一个计数器的第一位和第二位加1。此外，具有上述配置的固态图像拾取器件被用作相机系统(诸如数码相机或摄像机)或具有图像拾取功能的电子装置(诸如移动电话)中的图像拾取元件 (图像拾取器件)。在具有上述配置的固态图像拾取器件或者使用固态图像拾取器件的图像 拾取装置中，当来自两个比较器的比较结果均具有第一逻辑(或者"H，，电平， 或者"L"电平)时，向两个计数器中的一个计数器的第二位加1。也就是说， 与时钟信号同步地以一个时钟周期计数1。结果，可以在列处理部分内执行 水平方向上的两个像素的加法。另一方面，当来自两个比较器的比较结果均 具有第二逻辑时，不向两个计数器中的该一个计数器的第一位和第二位加1。根据本发明的另 一实施例，.提供了如下的固态图像拾取器件，其包含 多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转换元件的 单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较器用于将 经由对应一根垂直信号线而从对应一个所述单元像素输出的模拟信号与类似 斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相对应的时 间信息的比较结果输出；计数器，其均用来基于从对应一个所述比较器输出 的时间信息，执行用于以一个时钟周期向最低有效位加1的计数操作，以便 将得到的计数值输出为与对应一个模拟信号的大小相对应的数字信号；以及 控制部分，其用于控制是否当在加法模式的阶段中将分别与三个或更多个像 素列对应的三个或更多个比较器以及三个或更多个计数器设置为单元时，基 于来自该三个或更多个比较器的比较结果以及该三个或更多个计数器中的一 个计数器的第一位和第二位的值，向该三个或更多个计数器中的该一个计数 器的第一至第三位均加1。根据本发明的又一实施例，提供了如下的固态图像拾取器件，其包含 多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转换元件的 单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较器用于将 经由对应一根垂直信号线而从对应一个所述单元像素输出的模拟信号与类似 斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相对应的时 间信息的比较结果输出；计数器，其均用来基于从对应一个所述比较器输出 的时间信息，执行用于以半个时钟周期向最低有效位加1的计数操作，以便 将得到的计数值输出为与对应一个模拟信号的大小相对应的数字信号；以及 控制部分，其用于以如下的方式执行控制在加法模式的阶段中，将分别与 两个像素列对应的两个比较器和两个计数器设置为单元，当来自该两个比较器的比较结果均具有第 一逻辑时，每半个时钟周期向该两个计数器中的 一个 计数器的第二位加1，当来自该两个比较器的比较结果之一具有第一逻辑时， 每一个时钟周期向该一个计数器的第一位加1，而当来自该两个比较器的比 较结果均具有第二逻辑时，不向该一个计数器的第二位加1。根据本发明的又一实施例，提供了如下的固态图像拾取器件，其包含多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转换元件的 单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较器用于将 经由对应一根垂直信号线而从对应一个所述单元像素输出的模拟信号与类似 斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相对应的时间信息的比较结果输出；计数器，其均用来基于从对应一个所述比较器输出 的时间信息而执行计数操作，以便将得到的计数值输出为与对应 一个模拟信 号的大小相对应的数字信号；以及控制部分，其用于以如下的方式执行控制 在加法模式的阶段中，将分别与两个像素列对应的两个比较器和两个计数器 设置为单元，当来自该两个比较器的比较结果均具有第一逻辑时，促使与该 两个计数器中的 一个计数器的第 一位相对应的计数部分以半个时钟周期执行 计数，当来自该两个比较器的比较结果之一具有第一逻辑时，促使与该两个 计数器中的该一个计数器的第 一位相对应的计数部分以 一个时钟周期执行计 数，而当来自该两个比较器的比较结果均具有第二逻辑时，促使与该两个计 数器中的该一个计数器的第 一位相对应的计数部分停止计数。根据本发明进一步的实施例，提供了用于如下的固态图像拾取器件的信 号处理方法，所述固态图像拾取器件包含多个比较器，其#皮4是供给具有以 矩阵形式布置的、包含相应光电转换元件的单元像素的像素阵列部分，以便 分别对应于像素列，每个所述比较器用于将经由对应一根垂直信号线而从对 应一个所述单元像素输出的模拟信号与类似斜坡的基准信号相比较，以便将 包含与对应一个模拟信号的大小相对应的时间信息的比较结果输出；以及计 数器，其均用来基于从对应一个所述比较器输出的时间信息，执行用于以一 个时钟周期向最低有效位加1的计数操作，以便将得到的计数值输出为与对 应一个模拟信号的大小相对应的数字信号。在该信号处理方法中，在加法模 式的阶段中，将分别与两个像素列对应的两个比较器和两个计数器设置为单 元，当来自该两个比较器的比较结果均具有第一逻辑时，向该两个计数器中 的一个计数器的第二位加1;当来自该两个比较器的比较结果之一具有第一逻辑时，向该一个计数器的第一位加1;而当来自该两个比较器的比较结果 均具有第二逻辑时，不向该一个计数器的第一位和第二位加1。当来自两个比较器的比较结果均具有第一逻辑(或者"H"电平，或者"L" 电平)时，向两个计数器中的该一个计数器的第二位加1。也就是说，与时钟 信号同步地以一个时钟周期计数1。结果，可以在列处理部分内执行水平方 向上的两个像素的加法。另一方面，当来自两个比较器的比较结果均具有第 二逻辑时，不向两个计数器中的该一个计数器的第一位和第二位加1。根据本发明更进一步的实施例，提供了用于如下的固态图像拾取器件的 信号处理方法，所述固态图像拾取器件包含多个比较器，其被提供给具有 以矩阵形式布置的、包含相应光电转换元件的单元像素的像素阵列部分，以 便分别对应于像素列，每个所述比较器用于将经由对应一根垂直信号线而从 对应一个所述单元像素输出的模拟信号与类似斜坡的基准信号相比较，以便 将包含与对应 一个模拟信号的大小相对应的时间信息的比较结果输出；以及 计数器，其均用来基于从对应一个所述比较器输出的时间信息，执行用于以 一个时钟周期向最低有效位加1的计数操作，以便将得到的计数值输出为与 对应一个模拟信号的大小相对应的数字信号。在该信号处理方法中，控制是 否当在加法模式的阶段中将分别与三个或更多个像素列对应的三个或更多个 比较器以及三个或更多个计数器设置为单元时，基于来自该三个或更多个比 较器的比较结果以及该三个或更多个计数器中的一个计数器的第一位和第二 位的值，向该三个或更多个计数器中的该一个计数器的第一至第三位均加1。根据本发明又进一步的实施例，提供了用于如下的固态图像拾取器件的 信号处理方法，所述固态图像拾取器件包含多个比较器，其被提供给具有 以矩阵形式布置的、包含相应光电转换元件的单元像素的像素阵列部分，以 便分别对应于像素列，每个所述比较器用于将经由对应一根垂直信号线而从 对应 一个所述单元像素输出的模拟信号与类似斜坡的基准信号相比较，以便 将包含与对应一个模拟信号的大小相对应的时间信息的比较结果输出；以及 计数器，其均用来基于从对应一个所述比较器输出的时间信息，执行用于以 半个时钟周期向最低有效位加1的计数操作，以便将得到的计数值输出为与 对应一个模拟信号的大小相对应的数字信号。在该信号处理方法中，在加法 模式的阶段中，将分别与两个像素列对应的两个比较器和两个计数器设置为 单元，当来自该两个比较器的比较结果均具有第一逻辑时，每半个时钟周期向该两个计数器中的一个计数器的第二位加1;当来自该两个比较器的比较结果之一具有第一逻辑时，每一个时钟周期向该一个计数器的第一位加1;而当来自该两个比较器的比较结果均具有第二逻辑时，不向该一个计数器的 第二位加1。根据本发明又进一步的实施例，提供了用于如下的固态图像拾取器件的信号处理方法，所述固态图像拾取器件包含多个比较器，其被提供给具有 以矩阵形式布置的、包含相应光电转换元件的单元像素的像素阵列部分，以 便分别对应于像素列，每个所述比较器用于将经由对应一根垂直信号线而从 对应一个所述单元像素输出的模拟信号与类似斜坡的基准信号相比较，以便 将包含与对应一个模拟信号的大小相对应的时间信息的比较结果输出；以及 计数器，其均用来基于从对应一个所述比较器输出的时间信息，执行用于以 半个时钟周期向最低有效位加1的计数操作，以便将得到的计数值输出为与 对应一个模拟信号的大小相对应的数字信号。在该信号处理方法中，在加法 模式的阶段中，将分别与两个像素列对应的两个比较器和两个计数器设置为 单元，当来自该两个比较器的比较结果均具有第一逻辑时，促使与该两个计 数器中的一个计数器的第 一位相对应的计数部分以半个时钟周期执行计数； 当来自该两个比较器的比较结果之一具有第 一逻辑时，促使与该两个计数器 中的该一个计数器的第一位相对应的计数部分以一个时钟周期执行计数；而 当来自该两个比较器的比较结果均具有第二逻辑时，促使与该两个计数器中 的该一个计数器的第一位相对应的计数部分停止计数。根据本发明的另一实施例，提供了如下的固态图像拾取装置，其包含 固态图像拾取器件；以及光学系统，其用于使入射光在所述固态图像拾取器 件的成像区域上成像。所述固态图像拾取器件包括多个比较H,其被提供 给具有以矩阵形式布置的、包含相应光电转换元件的单元像素的像素阵列部 分，以便分别对应于像素列，每个所述比较器用于将经由对应一根垂直信号 线而从对应 一个所述单元像素输出的模拟信号与类似斜坡的基准信号相比 较，以便将包含与对应一个模拟信号的大小相对应的时间信息的比较结果输 出；计数器，其均用来基于从对应一个所述比较器输出的时间信息，执行用 于以一个时钟周期向最低有效位加1的计数操作，以便将得到的计数值输出 为与对应一个模拟信号的大小相对应的数字信号；以及控制部分，其用于以 如下的方式执行控制在加法模式的阶段中，将分别与两个像素列对应的两个比较器和两个计数器设置为单元，当来自该两个比较器的比较结果均具有 第一逻辑时，向该两个计数器中的一个计数器的第二位加1，当来自该两个 比较器的比较结果之一具有第一逻辑时，向该一个计数器的第一位加1,而 当来自该两个比较器的比较结果均具有第二逻辑时，不向该一个计数器的第 一位和第二位力口 1。根据本发明的又一实施例，提供了如下的固态图像拾取装置，其包含 固态图像拾取器件；以及光学系统，其用于使入射光在所述固态图像拾取器 件的成像区域上成像。所述固态图像拾取器件包括多个比较器，其被提供 给具有以矩阵形式布置的、包含相应光电转换元件的单元像素的像素阵列部 分，以便分别对应于像素列，每个所述比较器用于将经由对应一根垂直信号 线而从对应一个所述单元像素输出的模拟信号与类似斜坡的基准信号相比 较，以便将包含与对应一个模拟信号的大小相对应的时间信息的比较结果输 出；计数器，其均用来基于从对应一个所述比较器输出的时间信息，执行用 于以一个时钟周期向最低有效位加1的计数操作，以便将得到的计数值输出 为与对应一个模拟信号的大小相对应的数字信号；以及控制部分，其用于控 制是否当在加法模式的阶段中将分别与三个或更多个像素列对应的三个或更 多个比较器以及三个或更多个计数器设置为单元时，基于来自该三个或更多 个比较器的比较结果以及该三个或更多个计数器中的一个计数器的第一位和 第二位的值，向该三个或更多个计数器中的该一个计数器的第一至第三位均 加1。根据本发明的又一实施例，提供了如下的固态图像拾取装置，其包含 固态图像拾取器件；以及光学系统，其用于使入射光在所述固.态图像拾取器 件的成像区域上成像。所述固态图像拾取器件包括多个比较器，其被提供 给具有以矩阵形式布置的、包含相应光电转换元件的单元像素的像素阵列部 分，以便分别对应于像素列，每个所述比较器用于将经由对应一根垂直信号 线而从对应 一个所述单元像素输出的模拟信号与类似斜坡的基准信号相比 较，以便将包含与对应一个模拟信号的大小相对应的时间信息的比较结果输 出；计数器，其均用来基于从对应一个所述比较器输出的时间信息，执行用 于以半个时钟周期向最低有效位加1的计数操作，以便将得到的计数值输出 为与对应一个模拟信号的大小相对应的数字信号；以及控制部分，其用于以 如下的方式执行控制在加法模式的阶段中，将分别与两个像素列对应的两个比较器和两个计数器设置为单元，当来自该两个比较器的比较结果均具有 第一逻辑时，每半个时钟周期向该两个计数器中的一个计数器的第二位加1, 当来自该两个比较器的比较结果之一具有第一逻辑时，每一个时钟周期向该 一个计数器的第一位加1，而当来自该两个比较器的比较结果均具有第二逻 辑时，不向该一个计数器的第二位加1。根据本发明进一步的实施例，提供了如下的固态图像拾取装置，其包含固态图像拾取器件；以及光学系统，其用于使入射光在所述固态图像拾取器 件的成像区域上成像。所述固态图像拾取器件包括多个比较器，其被提供 给具有以矩阵形式布置的、包含相应光电转换元件的单元像素的像素阵列部 分，以便分别对应于像素列，每个所述比较器用于将经由对应一根垂直信号 线而从对应一个所述单元像素输出的模拟信号与类似斜坡的基准信号相比 较，以便将包含与对应一个模拟信号的大小相对应的时间信息的比较结果输 出；计数器，其均用来基于从对应一个所述比较器输出的时间信息，执行用 于以半个时钟周期向最低有效位加1的计数操作，以便将得到的计数值输出 为与对应一个模拟信号的大小相对应的数字信号；以及控制部分，其用于以 如下的方式执行控制在加法模式的阶段中，将分别与两个像素列对应的两 个比较器和两个计数器设置为单元，当来自该两个比较器的比较结果均具有 第一逻辑时，促使与该两个计数器中的一个计数器的第 一位相对应的计数部 分以半个时钟周期执行计数，当来自该两个比较器的比较结果之一具有第一 逻辑时，促使与该两个计数器中的该一个计数器的第 一位相对应的计数部分 以一个时钟周期执行计数，而当来自该两个比较器的比较结果均具有第二逻 辑时，促使与该两个计数器中的该一个计数器的第一位相对应的计数部分停 止计数。根据本发明的实施例，可以在列处理部分内执行水平方向上的两个像素 的加法，从而使得可以在保持灵敏度的同时将水平输出的信息量降至一半。 结果，可以实现帧速的提高以及功耗的降低。


图1是示出应用了本发明实施例的CMOS图像传感器的配置的概要的系 统配置图；图2是示出图1中所示的CMOS图像传感器中的单元像素的的电路配置的电路图；图3是示出图1中所示的CMOS图像传感器中的具有AD转换功能的列处理部分的基本配置的框图；图4是说明具有基本配置的列处理部分的工作的构思图；图5是示出根据本发明实施例1的图像拾取器件中的列处理部分的配置的框图；图6是说明根据本发明实施例1的图像拾取器件中的列处理部分的工作 的构思图；图7是示出在根据本发明实施例1的图像拾取器件中的列处理部分的工作的说明中使用的滤色器的配置的图；图8是示出根据实施例1的变化的列处理部分的配置的框图；图9是示出根据本发明实施例2的图像拾取器件中的列处理部分的配置的框图；图10A 图10C分别示出来自三个比较器的比较结果Vco(i-l)、 Vco(i) 和Vco(i+l)，计数器的第一和第二位的计数部分的值Rl和R2,以及对于第 一 ~第三位的计数部分的控制之间的关系的图；图11示出在根据本发明实施例2的图像拾取器件中的列处理部分的工作 的说明中使用的滤色器的配置的图；图12是示出根据本发明实施例3的图像拾取器件中的列处理部分的配置 的框图；图13是在块中部分示出属于像素列i的LSB计数部分(属于偶数列的LSB 电路)的具体电路配置的电路图；图14A和图14B分别是均示出节点LT的电势、反相控制脉沖affk和节 点FO的电势的变化情形的时序波形；图15是示出属于像素列i的第二位的计数部分的电路配置的电路图；图16是示出属于像素列(i+l)的LSB计数部分(属于奇数列的LSB电路) 的具体电^各配置的电路图；图17是示出根据本发明实施例4的图像拾取器件中的列处理部分的配置 的框图；图18是示出根据本发明实施例4的图像拾取器件中的列处理部分中的控 制的时序关系的时序图；图19是在电路中部分示出当对水平和垂直方向上的(2 x 2)个像素执行加法时，比较器与像素之间的关系的图；图20是说明当对水平和垂直方向上的像素执行加法时的处理过程的流 程图；以及图21是示出根据本发明实施例的图像拾取装置的配置的框图。
具体实施方式
以下参考附图，详细描述本发明的优选实施例。 [系统配置]图1是示出应用了本发明实施例的固态图像拾取器件(例如，CMOS图像 传感器)的配置的系统配置图。如图1中所示，应用了本发明实施例的CMOS图像传感器10包含在半 导体衬底(芯片)(未示出)上形成的像素阵列部分11，以及在与该像素阵列部分 11的半导体衬底相同的半导体衬底上集成的外围电路部分。例如，提供垂直 驱动部分12、列处理部分13、水平驱动部分14和系统控制部分15来作为该 外围电路部分。在像素阵列部分ll中，以矩阵形式二维地布置每一个均包含光电转换元 件的单元像素(在下文中，某些情况下简称为"像素")，其中该光电转换元件 用于将入射至其的可见光光电转换为与该可见光的光量相对应的电荷数量。 该单元像素的具体配置将于稍后描述。对于像素阵列部分11中的类似矩阵的像素布置,在每行沿着图1的水平 方向(属于一像素行的像素的布置方向)形成像素驱动线16，在每列，在图1 的垂直方向(属于一像素列的像素的布置方向)上形成垂直信号线17。虽然在 图1中每行示出了一条像素驱动线16,但是本发明绝不受限于此。各像素驱 动线16的一端分别连接至与垂直驱动部分12的各行相对应的输出端。垂直驱动部分12由移位寄存器、地址解码器等构成。在该情况下，虽然 此处在其图示中省略了具体配置，但是垂直驱动部分12包含读扫描系统和扫 除扫描系统(sweep scanning system)。读扫描系统以行的方式分别连续地选择 和扫描打算从其之中读取像素信号的单元像素。另一方面，关于读扫描系统对其执行读扫描的已读取行，扫除扫描系统 在早于读扫描一快门速度的时间，执行用于扫除(复位)来自所读取行的单元像素的光电转换元件的不必要电荷的扫除扫描。所谓的电子快门操作是通过扫 除扫描系统扫除(复位)不必要的电荷来执行的。这里，电子快门操作是指用于 丢弃来自光电转换元件的光电电荷并且重新开始曝光(开始累积光电电荷)的 操作。
读扫描系统在读操作中读取的信号与在前一读操作中或者在电子快门操 作中以及之后入射的光量相对应。此外，从前一读操作进行读取的时序或者
从电子快门操作进行扫除(sweep)的时序到当前读操作进行读取的时序之间的 时间段是用于单元像素中光电电荷的积累的时间段(用于曝光的时间段)。
从所属于垂直驱动部分12选择和扫描的像素行的单元像素输出的信号 通过相应垂直信号线17而提供至列处理部分13。列处理部分13是具有如下 AD转换功能的信号读取电路部分，所述AD转换功能为在将属于所选行的 像素20输出的模拟信号像素阵列部分11的每像素列地转换为数字信号的时 候来读取该数字信号。列处理部分13的像素电路配置和电路工作将于稍后描 述。
水平驱动部分14由移位寄存器、地址译码器等构成，其依次选择列处理 部分13。通过水平驱动部分14的选择和扫描依次输出列处理部分13中数字 化了的像素信号。
系统控制部分15由用于生成各种时序信号等的时序发生器构成。此外， 系统控制部分15根据时序发生器中生成的各种时序信号，对垂直驱动部分 12、列处理部分13、水平驱动部分14等执行驱动和控制。 (单元像素的电路配置)
图2是示出单元像素20的电路配置的电路图。如图2中所示，单元像素 20包含光电转换元件、光电二极管21以及例如传输晶体管22、复位晶体管 23、放大晶体管24以及选择晶体管25之类的四个晶体管。
在这种情况下，例如分别使用N沟道MOS晶体管作为该四个晶体管22-25。然而，此处例示的传输晶体管22、复位晶体管23、放大晶体管24以及 选择晶体管25的导电类型的组合仅为示例，因此本发明绝不受限于此。
例如，对于单元像素20,向属于同一像素行的像素公共地提供了作为像 素驱动线16的三条驱动线传输线161、复位线162和选择线163。传输线 161、复位线162和选择线163的一端连接至与像素行中的垂直驱动部分12 的 一个像素行相对应的输出端。光电二极管21的阳极与负侧电源(例如，参考地)相连接。此外，光电二
极管21将其上接收到的光光电地转换为具有与接收到的光的光质量(quality) 相对应的电荷数量的光电电荷(在这种情况下为光电子)。另一方面，光电二极 管21的阴极通过传输晶体管22与放大晶体管24的栅极电连接。与放大晶体 管24的栅极电连接的节点26称作浮空扩散(FD, Floating DiffUsion)部分。
传输晶体管22连接在光电二极管21的阴极与FD部分26之间。高电平 (例如，Vdd电平)有效(在下文中描述为"高有效")的传输脉沖cpTRF通过对 应的一条传输线161而施加至传输晶体管22的栅极。结果，传输晶体管22 导通，从而将光电二极管21中通过光电转换得到的光电电荷传输至FD部分 26。
复位晶体管23的漏极与像素电源Vdd相连接，其源极与FC部分26相 连接。高有效复位脉冲cpRST通过对应的一条复位线162而施加至复位晶体 管23的栅极。结果，复位晶体管导通，从而在信号电荷从光电二极管21到 FD部分26的传输之前，通过将FD部分26中的电荷丟弃(discard)至像素电 源Vdd来复位FD部分。
放大晶体管24的栅极与FD部分26相连接，而其漏极与像素电源Vdd 相连接。此外，在复位晶体管23将FD部分26处的电势复位之后，放大晶 体管24将FD部分26处的电势输出，作为复位信号(复位电平)Vreset。此 外，在传输晶体管22将信号电荷传输至FD部分26之后，放大晶体管24将 FD部分26处的电势输出，作为光电累积信号(信号电平)Vsig。
例如，选择晶体管25的漏极与放大晶体管24的源极相连接，而其源极 与对应的一条垂直信号线17相连接。高有效选择脉冲cpSEL通过对应的一条 选择线163而施加至选择晶体管25的栅极。结果，选择晶体管25导通，从 而单元像素20被置入选通状态，选择晶体管25将放大晶体管24输出的信号 传递至对应的一条垂直信号线17。
应该注意，对于选择晶体管25，也可以采用将选择晶体管25连接在像 素电源Vdd与放大晶体管24的漏极之间的电路配置。
另夕卜，单元像素20绝不受限于具有由如同上述那样配置的四个晶体管而 构成的像素配置的这种单元像素。例如，也可以采用将其中一个同时用作放 大晶体管24和选择晶体管25的三个晶体管而构成的像素配置。因此，目的 并不在于像素电路的配置。在具有如上所述配置的CMOS图像传感器10中，本发明的特征在于具
有AD转换功能的列处理部分13的电路配置和电路工作。 (具有AD转换功能的列处理部分的基本配置)
现在在针对具有本发明的CMOS图像传感器中的AD转换功能的列处理 部分13的具体实施例给出描述之前，描述列处理部分13的基本配置和工作。
图3是在电路中部分示出具有AD转换功能的列处理部分13的基本配置 的框图。在此情况下，示出了关于第i列和第(i+l)列两个像素列的电路配置。 这里，由于两个像素列i和i+l是;f皮此相邻的^4:列，因此也可将其称为奇数 (或偶数)像素列和偶数(奇数)像素列。
如图3中所示，列处理部分13包含均提供用于分别与两个像素行i和i+l 相对应的比较器31i和31i+l以及计数器32i和32i+l。
比较器31i和31i+l分别在其一个输入端接收通过垂直信号线17i和17i+l 而向其输入的模拟像素信号Vsig(i)和Vsig(i+1),并且分别在其另 一个输入端 接收均具有RAMP波形(类似斜坡的波形)的基准信号REF。基准信号生成部 分(未示出)提供基准信号REF。每个比较器31i和31i+l均将两个输入信号相 互比较。例如，当像素信号Vsig(i)和Vsig(i十1 )在电平方面均低于基准信号REF 时，比较器31i和31i+l输出均为"H"电平的比较结果Vco(i)和Vco(i+l)。 另 一方面，当像素信号Vsig(i)和Vsig(i+1)在电平方面均高于基准信号REF时， 比较器31i和31i+l输出均为"L"电平的比较结果Vco(i)和Vco(i+l)。这里， 均为"H，，电平的比较结果Vco(i)和Vco(i+l)分别是在时间轴方向上具有与像 素信号Vsig(i)和Vsig(i+l)的大小相对应的大小(时间信息/脉宽)的脉冲信号。
计数器32i和32i+l在来自比较器31i和31i+l的比较结果Vco(i)和 Vco(i+l)均保持为"H"电平的时间段内，与具有给定周期的时钟信号CK同 步地执行计数操作。计数器32i和32i+l分别输出作为与像素信号Vsig(i)和 Vsig(i+1)的大小相对应的数字信号的计数值。如图4中所示，在比较结果Vco(i) 和Vco(i+l)均保持为"H"电平的时候，计数器32i和32i+l与时钟信号CK 同步地逐个执行计数。另一方面，在比较结果Vco(i)和Vco(i+l)均保持为"L" 电平的时候，计数器32i和32i+l不#^于计数。
在下文中，基于上述的具有AD转换功能的列处理部分13的基本配置， 详细描述根据本发明实施例1~4的图像拾取器件中的列处理部分13A~ 13D。(实施例1)
图5是在电路中部分示出实施例1的图像拾取器件中的列处理部分13的
配置的框图。在该图中，分别以相同的附图标记或符号来指示与图3中的部
分相同的部分。在此情况下，以两个像素列作为单元来示出第i列和第(i+l) 列两个像素列的电路配置。
实施例1的图像拾取器件中的列处理部分13A与上述的列处理部分13 的一致之处在于列处理部分13A包含均提供用于分别与两个像素列i和i+l 相对应的比较器31i和31i+l以及计:数器32i和32i+l。此外，使用单数据率 (SDR， single Data Rate)计数器作为每个计数器32i和32i+l ，在该单数据率计 数器中，以作为计数器的计数操作的基准的时钟信号CK的一个周期来将1 加至最低有效位(l计数)。另外，比较器31i和31i+l的配置及工作同样与上 述列处理部分13的情况下的配置及工作相同。比较器31i和31i+l将通过垂直信号线17i和17i+l向其输入的模拟像素 信号Vsig(i)和Vsig(i+1)分别与均具有从基准信号生成部分(未示出)提供的 RAMP波形的基准信号REF相比较。此外，例如，当像素信号Vsig(i)和Vsig(i+1) 在电平方面均低于基准信号REF时，比较器31i和31i+l分别输出均为"H" 电平的比较结果Vco(i)和Vco(i+l)。另 一方面，当像素信号Vsig(i)和Vsig(i+1) 在电平方面均高于基准信号REF时，比较器31i和31i+l分别输出均为"L" 电平的比较结果Vco(i)和Vco(i+l)。这里，均为"H"电平的比较结果Vco(i) 和Vco(i+l)分别是在时间轴方向上具有与像素信号Vsig(i)和Vsig(i+1)的大小 相对应的大小(脉宽)的脉冲信号。
计数器32i和32i+l分别包含第一位(最低有效位)的计数部分321i和 321i+l、第二位的计lt部分322i和322i+l 、第三位的计数部分323i和 323i+l.......。
实施例1中的列处理部分13A除了比较器31i和31i+l以及计数器32i 和32i+l之外，还包含加法控制部分33。加法控制部分33响应于在纟丸行水平 方向上的像素的加法的水平加法模式的阶段中变为有效(例如，高电平)状态的 加法模式信号ADD—MODE而变为工作状态。此外，加法控制部分33基于来 自比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的逻辑，分别控制均属于 第i列的第一位的计数部分321i及第二位的计数部分322i的计数操作。
关于列处理部分13A的工作，如图6中所示，让我们考虑这样的情况来自比较器31i和3H+1的比较结果Vco(i)和Vco(i+l)均为"L，，电平(逻辑"0")。 该情况意味着加法控制部分33停止与时钟信号CK同步的、属于第i列的计 数器32i的第一位的计数部分321i的计数操作，从而禁止属于第i列的计数 器32i执行计数操作。
当来自比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)之一为"H"电 平(逻辑"1")时，加法控制部分33在"H，，电平的时间段内执行以下控制。 也就是说，加法控制部分33以这样的方式执行控制指令属于第i列的计数 器32i的第一位的计数部分321i以与时钟信号CK同步的一个时钟周期逐个 执行计数。结果，属于第i列的计数器32i输出与属于如下像素列之一的像素 所输出的像素信号的大小相对应的数字值，所述像素列是指属于第i行的 像素列和属于第(i+1 )行的像素列。
当来自比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势均为"H，' 电平时，加法控制部分33在"H，，电平的时间段内执行以下控制。也就是说， 加法控制部分33以这样的方式执行控制指令属于第i列的计数器32i的第 二位的计数部分322i以与时钟信号CK同步的一个时钟周期逐个执行计数。 这里，就某种意义来说，指令属于第i列的计数器32i的第二位的计数部分 322i与时钟信号CK同步地逐个执行计数和指令第一位的计数部分321i与时 钟信号CK同步地两个两个地执行计数相一致。
也就是说，当第一位的计数部分321i计数为2时产生进位，由此第二位 的计数部分322i计数1。另外，第一位的计数部分321i计数为2这样的事实 意味着在属于第i行的像素列与属于第i+l行的像素列两者之中属于同一行 的两个像素(即，在水平方向上彼此相邻的、呈现同一颜色的两个像素)所输出 的两个像素信号彼此相加。
因此，当来自比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势均 处于"H"电平时，从所属于第i列的计数器32i输出通过将来自水平方向上 彼此相邻的两个像素的像素信号相加而得到的信号的大小所对应的数字值。 这源于在加法控制部分32的控制下，指令第二位的计数部分322i在"H"电 平的时间段之内以与时钟信号CK同步的一个时钟周期逐个执行计数。
注意，在水平加法模式的阶段中，加法控制部分33执行这样的控制在 该控制下，对于成对的两个计数器32i和32i+l，将不使用像素加法的计数器 的计数操作(在此情况下，即，计数器32i+l的相应位的计数部分的计数操作)停止。结果，可以节省功耗。
以下总结实施例1中如上述那样配置的列处理部分13A的工作。例如， 如图6中所示，在初始状态下，当属于第i列的像素信号Vsig(i)在大小方面 大于属于第(i+l)列的像素信号Vsig(i+1)时，来自比较器31i和31i+l的比较 结果Vco(i)和Vco(i+l)的电势均处于"H"电平。因此，在保持"H"电平时， 第二位的计数部分322i执行用于以与时钟信号CK同步的一个时钟周期逐个 进行计数的1计数操作(用于加1的操作)。结果，在水平方向上彼此相邻的、 呈现同一颜色的两个像素之间执行像素加法。此外，从所属于第i列的计数 器32i输出像素加法的数字值。
接下来,当具有类似斜坡波形的基准信号REF的电平降低到某个程度时， 来自比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势之一(在此情况 下，即，来自比较器31i的比较结果Vco(i)的电势)变为"L，，电平。因此，在 来自另一比较器31i+l的比较结果Vco(i+l)的电势保持为"H"电平的时间段 内，属于第i列的计数器32i的第一位的计数部分321i以与时钟信号CK同 步的一个时钟周期执行1计数操作。此时，不执行像素的加法，并且属于第 i列的计数器32i输出来自属于第(i+l)列的像素的像素信号的大小所对应的数 字值。
当具有类似斜坡波形的基准信号REF的电平进一步降低，并且来自于比 较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势均因而而变为"L"电 平时，在属于第i列的计数器32i中不执行计数操作。
对于在像素阵列部分11中的每介像素20中未执行光电转换时的暗信号， 以及在像素阵列部分11中的每个像素20中执行光电转换时的亮信号，均执 行上述工作。
图7示出像素阵列部分11中的滤色器配置。对关于红(R)、绿(G)和蓝(B) 的Bayer (贝尔)配置使用实施例1中的列处理部分13A。结果，其为如何对 呈现同 一颜色且属于同 一行的像素在水平方向上执行像素加法。在来自像素 B22和像素B42的暗信号和亮信号之间、来自像素B24和像素B44的暗信号 和亮信号之间等执行像素的加法。
注意，对于图7中所示的Bayer配置，每相邻两个像素列作为单元，提 供一个AD转换电路(包含比较器31和计数器32)。此外，将来自相邻两个像如已所述那样，当在水平加法模式的阶段中，来自于比较器31i和31i+l
的比较结果Vco(i)和Vco(i+l)均处于"H"电平时，指令第二位的计数部分 322i以一个时钟周期执行1计数操作，从而使得可以获得如下的效果。也就 是说，由于可以在列处理部分13A内实现水平方向上的两个像素的加法，因 此可以在保持灵敏度的同时而将水平输出的信息量减半。结果，可以实现帧 速的提高以及功耗的降低。
除此之外，由于在水平加法模式的阶段中停止了在像素的加法中未使用 的计数器的计数操作，因此可以进一步降低功耗。另外，通过利用与实施例 1中列处理部分13A有关的技术，可以将关于像素B22和像素B42的亮信号 信息及暗信号信息彼此水平地相加，并且通过利用相关技术(例如，专利文献 1中公开的技术)，可以将关于像素B24和像素B44的亮信号信息及暗信号信 息彼此垂直地相加。结果，由于可以在水平和垂直方向上均实现两个像素的 加法，因此可以进一步提高帧速。
注意，在实施例1中将第一逻辑设置为"H，，电平，而将第二逻辑设置 为"L"电平。此外，当两个信号Vsig(i)和Vsig(i+1)在电平方面均低于基准 信号REF时，比较器31i和31i+l输出均处于"H，，电平的比较结果Vco(i) 和Vco(i+l)，而当两个信号Vsig(i)和Vsig(i+1)在电平方面均高于基准信号 REF时，比较器31i和31i+l输出均处于"L"电平的比较结果Vco(i)和 Vco(i+l)。然而，可以将这种逻辑翻转。也就是说，也可以采用如下的配置 当两个信号Vsig(i)和Vsig(i+1)在电平方面均低于基准信号REF时，比较器 31i和31i+l输出均处于"L"电平(第一逻辑)的比较结果Vco(i)和Vco(i+l), 而当两个信号Vsig(i)和Vsig(i+1)在电平方面均高于基准信号REF时，比较器 31i和31i+l输出均处于"H"电平(第二逻辑)的比较结果Vco(i)和Vco(i+l)。
在此情况下，当来自于比较器31i和31i+l的比较结果Vco(i)和Vco(i+l) 的电势均处于"L"电平时，在保持"L"电平的同时，第二位的计数部分322i 以与时钟信号CK同步的一个时钟周期执行计数1的操作。另一方面，当来 自于比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势均处于"H"电 平时，可以将属于第i列的计数器32i的计数操作停止。 <实施例1的变化>
在实施例1中，通过以两个像素列i和i+l作为单元，^执行了呈现同 一颜色且属于水平方向上的同一行的两个像素的加法。然而，对于实施例1的变化，也可以采用如下的配置以三个像素列i-l、 i和i+l作为单元，执 行呈现同 一颜色且属于水平方向上的同 一行的三个像素中的两个像素的加法。
通过利用实施例1的技术，执行呈现同一颜色且属于水平方向上的同一 行的三个像素中的两个像素的加法，从而与未利用实施例1的技术执行呈现 同 一颜色且属于水平方向上的同 一行的三个像素中的两个像素的加法的情况 相比，在保持灵敏度的同时可以将水平输出的信息量减半。因此，可以实现 帧速的提高以及功耗的降低。另外，通过利用实施例1与相关技术(例如，专 利文献1中公开的技术)组合的技术，可以与实施例1的情况类似地执行垂直 方向上的像素的加法。
当采用变化的列处理部分13A，的配置时，在水平加法模式的阶段中仅操 作属于第i列的计数器32i的相应位的计数部分，而将属于其余两个像素列i-l 和i+l的计数器32i-l和32i+l的计数操作停止。通过^l行该操作，可以进一 步降低功耗。
另外，还期望采用如下的方法执行呈现同一颜色且属于同一行的三个 像素中的两个像素的加法，对属于第(i-l)列且与计数器32i-l的计数操作中的 加法无关的一个像素执行正常的AD转换，并且在水平输出完成之后，在数 字信号处理部分中执^于加法。在此情况下，与执行水平和垂直方向上的(3 x 3)个像素的全力口(fb11 addition)的情况相比，在保持灵敏度的同时可以将水平输 出的信息量减小三分之二。因此，可以期望帧速在某种程度上的提高。 (实施例2)
图9是在电路中部分示出根据本发明实施例2的图像拾取器件中的列处 理部分13B的配置的框图。在该图中，分别以相同的附图标记或符号来指示 与图3中的部分相同的部分。在此情况下，将三个像素列设置为一单元，并 且示出第(i-l)列、第i列和第(i+l)列这三个像素列的电路配置。
实施例2的图像拾取器件中的列处理部分13B包含均提供用于分别与三 个像素列i-l、 i和i+l相对应的比较器31i-l、 31i和31i+l以及计数器32i-l、 32i和32i+l。此外，实现呈现同一颜色且属于水平方向上同一列的三个像素 中的两个像素的加法。同样在列处理部分13B中，使用SDR计数器作为每个 计数器32i-l、 32i和32i+l。另外，比较器31i和31i+l的配置及工作同样与 之前所述的列处理部分13A中的配置及工作相同。由于在实施例1中的列处理部分13A的情况下执行水平方向上的两个像
素的加法，因此无论第一位的计数部分321i中的计数值如何，第二位的计数 部分322i都无条件地计数1，从而使得可以实现两个像素的加法。另一方面， 第一 第三位的计数部分321i 323i中的每一个是否需要计数l(加l)依据第 一和第二位的计—数部分321i和322i而变化。
根据以上所述，在实施例2中的列处理部分13B中执行以下控制。加法 控制部分33分别从与呈现同一颜色且属于同一行的三个像素相对应的比较 器31i-l、 31i和31i+l接收比较结果Vco(i-l)、 Vco(i)和Vco(i+l)以及第一和 第二位的计lt部分321i和322i中的值Rl和M来作为其输入。此外，加法 控制部分33基于比较结果Vco(i-l)、 Vco(i)和Vco(i+l)以及值Rl和R2来控 制是否在第一 第三位的计数部分321i- 323i的每一个之中均与时钟信号 CK同步地执行计数1的操作。
图10A 图10C分别示出来自比较器31i-l、 31i和31i+l的比较结果 Vco(i-l)、 Vco(i)和Vco(i+l),计数部分321i和322i中的值Rl和R2,与对于 第一 ~第三位的计数部分321i ~ 323i的控制之间的关系。
具体地，图10A示出第一位的计数部分321i中的值的变化，图IOB示出 第二位的计数部分322i中的值的变化，而图10C示出第三位的计数部分323i 中的值的变化。注意，在图10A 图IOC中，对于每个比较结果Vco(i-l)、 Vco(i)和Vco(i+l)以及计数部分321i和322i中的值Rl和R2,将"L"电平 描述为逻辑"0"，而将"H"电平描述为逻辑"1"。
(A) 关于第 一位的计数部分321 i
当比较结果Vco(i-l)、 Vco(i)和Vco(i+l)的逻辑为"000"、 "110"、 "011" 或"101"时，无^仑计数部分321i和322i的值Rl和R2为多少，计数操作都 被禁止。当比较结果Vco(i-l)、 Vco(i)和Vco(i+l)的逻辑为"100"、 "010"、 "111"或"001"时，无论计数部分321i和322i的值R1和R2为多少，都 以与时钟信号CK同步的一个时钟周期执行1计数(l-counting)搡作。
(B) 关于第二位的计数部分322i
当比较结果Vco(i-l)、 Vco(i)和Vco(i+l)的逻辑为"000"时，无论计数 部分321i和322i的值Rl和R2为多少，计数操作都被禁止。当比较结果 Vco(i-l)、 Vco(i)和Vco(i+l)的逻辑为"110"、 "011"或"101"时，无论计数 部分321i和322i的值Rl和R2为多少，都将以与时钟信号CK同步的一个时钟周期执行1计数操作。
此外，当比较结果Vco(i-l)、 Vco(i)和Vco(i+l)的逻辑为"100"、 "010" 或"001"时，在计数部分321i和322i中的值R1和R2为"00"或"01"的 时候，计数操作被禁止，在计数部分321i和322i中的值Rl和R2为"10" 或"11"的时候，执行1计数:操作。此外，当比较结果Vco(i-l)、 Vco(i)和 Vco(i+l)的逻辑为"111"时，在计数部分321i和322i中的值Rl和R2为"10" 或"11"的时候，计数操作被禁止，在计数部分321i和322i中的值Rl和R2 为"00"或"01"的时候，执行l计数操作。 (C)关于第三位的计数部分323i
当比较结果Vco(i-l)、 Vco(i)和Vco(i+l)的逻辑为"000"时，无论计数 部分321i和322i的值Rl和R2为多少，计数操作都将被禁止。此外，当比 较结果Vco(i-l)、 Vco(i)和Vco(i+l)的逻辑为"100"、 "010"或"001"时， 在计数部分32H和322i中的值Rl和R2为"00"、 "10"或"01"的时候， 计数操作被禁止，在计数部分321i和322i中的值Rl和R2为"11"的时候， 执行1计数操作。
另外，当比较结果Vco(i-l)、 Vco(i)和Vco(i+l)的逻辑为"110"、 "011" 或"101"时，在计数部分321i和322i中的值R1和R2为"00"或"10"的 时候，计数操作被禁止，在计数部分321i和322i中的值Rl和R2为"11" 或"01"的时候，执行1计数操作。此外，当比较结果Vco(i-l)、 Vco(i)和 Vco(i+l)的逻辑为"111"时，在计数部分321i和322i中的值R1和R2为"00" 的时候，计lt操作;波禁止，在计数部分321i和322i中的值Rl和R2为"10"、 "11"或"01"的时候，执行l计数操作。
应该注意，当在水平加法模式的阶段中执行这样的控制在该控制下， 对于成组的三个计数器32i-l、 32i和32i+l，在像素的加法中未使用的计数器 的计数操作被停止，可以实现低功耗。在实施例2的情况下，可以执行这样 的控制在该控制下，停止计数器32i-l和32i+l中的相应位的计数部分的计 数操作。
这里，当以图11中所示的Bayer配置中的给定间隔来设置加法中心 (addition center)时，可以使得用于信号处理的半导体数字信号处理器(DSP， Digital Signal Processor)中的处理变得简单。据此，由于在三个像素的加法中， 最终图像的典型坐标点的颜色与原始颜色彼此一致，因此最好以给定的间隔来设置加法中心。顺便提及，在两个像素的加法的情况下，最终图像的典型 坐标点的颜色与原始颜色彼此不同。
在图11中所示的Bayer配置中，以如下的方式执行水平方向上的三个像 素的加法来自像素B44、像素B64和像素B84的像素信号彼此相加，然后 来自像素Rll、像素R31和像素R51的像素信号彼此相加，如此类推。通过 执行三个像素的加法，可以以三个像素的给定间隔设置水平方向上的加法中 心(在该情况下，像素B64和像素B31均是加法中心)。
注意，对于图11中所示的Bayer配置，与实施例1的情况相类似，每相 邻两个像素列作为单元，提供一个AD转换电if各(包含比较器31和计数器32 )。 此外，将来自相邻两个像素列的像素信号中的一个通过切换开关(未示出)而选 择性地输入至比较器31。
此时，当用在水平方向上以"i殳置的给定间隔的加法中心^^行三个像素的 加法时，可以采耳又如下的过程。也就是说，将与相邻/\个<象素列相对应的四 个AD转换电路i-2、 i-l、 i和i+l设置为单元。此外，当从对应于红色(R)的 像素读取像素信号时，可以使用一侧的三个AD转换电路i-2、 i-l和i。当从 对应于蓝色(B)的像素读取像素信号时，可以使用另一侧的三个AD转换电路 i-l 、 i和i+l。
另外，对图11中所示的Bayer配置使用实施例2中的列处理部分13B, 由此可以对呈现同 一颜色且属于同 一行的像素执行水平方向上的三个像素的 加法。具体地，在来自像素B44、像素B64到像素B84的暗信号和亮信号之 中执行三个像素的加法。然后，在来自像素B46、像素B66到像素B86的暗 信号和亮信号之中执行三个像素的加法。然后，在来自像素B48、像素B68 到像素B88的暗信号和亮信号之中执行三个像素的加法。此后，类似地，对 呈现同 一颜色且属于同 一行的像素执行水平方向上的三个像素的加法。
如所述，在水平加法模式的阶段中，使用了来自比较器31i-l 、 31i和31i+l 的比较结果Vco(i-l)、 Vco(i)和Vco(i+l),以及计数器32i的第一和第二位的 计数部分321i和322i中的值R1和R2。此外，基于比较结果Vco(i-l)、 Vco(i) 和Vco(i+l)以及值Rl和R2,来执行关于是否在第一 ~第三位的每个计数部 分321i ~ 323i中以与时钟信号CK同步的一个时钟周期执行1计数操作(加1)， 从而使得可以获得以下效果。即，可以在列处理部分13B内实现水平方向上 的三个像素的加法，从而在保持灵敏度的同时将水平输出的信息量减小为三分之一。因此，可以实现帧速的提高以及功耗的降低。
另外，由于在水平加法模式的阶段中停止了在像素的加法中未使用的计 数器的计数操作，因此可以进一步降低功耗。进一步，通过利用相关技术(例 如，专利文献1中公开的技术)，也可以将通过利用与实施例2中列处理部分
13B有关的技术而相互水平相加的多份亮信号信息以及多份暗信号信息相互 垂直地相加。具体地，来自像素B44、像素B64和像素B84的三份亮信号信 息和三份暗信号信息，来自像素B46、像素B66和像素B86的三份亮信号信 息和三份暗信号信息，以及来自像素B48、像素B68和像素B88的三份亮信 号信息和三份暗信号信息相互垂直地相加。结果，由于可以实现水平和垂直 方向上的三个像素的加法，因此可以实现帧速的进一步提高。
注意，当像素信号Vsig(i-l)、 Vsig(i)和Vsig(i+1)在电平方面均低于基准 信号REF时，比较器31i-l、 31i和31i+l输出均处于"H"电平的比较结果 Vco(i-l)、 Vco(i)和Vco(i+l)，而当像素信号Vsig(i-l)、 Vsig(i)和Vsig(i+1)在 电平方面均高于基准信号REF时，比较器31i-l、 3U和31i+l输出均处于"L" 电平的比较结果Vco(i-l)、 Vco(i)和Vco(i+l)。然而，可以将这种逻辑翻转。 也就是说，也可以采用如下的配置当像素信号Vsig(i-l)、 Vsig(i)和Vsig(i+1) 在电平方面均高于基准信号REF时，比较器31i-1、 31i和31i+l输出均处于
"H，，电平的比较结果Vco(i-l)、 Vco(i)和Vco(i+l)，而当像素信号Vsig(i-l)、 Vsig(i)和Vsig(i+1)在电平方面均低于基准信号REF时，比较器31i-l、 31i和 31i+l输出均处于"L，，电平的比较结果Vco(i-l)、 Vco(i)和Vco(i+l)。
另外，在实施例2中，将均与三个像素列对应的三个比较器31i-l、 31i 和31i+l以及三个计数器32i-l、 32i和32i+l分别设置为单元。此外，基于来
自比较器31i-l、 31i和31i+l的比较结果Vco(i-1)、 Vco(i)和Vco(i+l)以及三 个计数器32i-l、 32i和32i+l中的一个计数器32i的第一和第二位的值，执行 关于是否向一个计数器32i的第一-第三位的每一位加1的控制。然而，本 发明绝不受限于将三个像素列设置为单元的情况。也就是说，根据与将三个 像素列设置为单元的情况下相同的构思，基本上可以将本发明应用于将四个 或更多个像素列设置为单元的情况。 (实施例3)
图12是在电路中部分示出根据本发明实施例3的图像拾取器件的列处理 部分13C的配置的框图。在该图中，以相同的附图标记或符号来指示与图3中的部分相同的部分。在此情况下，示出了两个像素列(即，第i列和第i+l 列)的电路配置。
实施例3中的列处理部分13C在配置上与实施例1中的列处理部分13A 的一致之处在于列处理部分13C包含均提供用于分别与两个像素列i和i+l 相对应的比较器31i和31i+l以及计数器32i和32i+l。在下文中，在某些情 况下将像素列i和像素列i+l分别称作奇数列和偶数列。
在实施例1的列处理部分13A中，将以时钟信号CK的一个周期向最4氐 有效位加l(计数l)的SDR计数器用作每个计数器32i和32i+l。另一方面， 在实施例3的列处理部分13C中，将以时钟信号CK的半个周期向最低有效 位加1的双数据率(Double Data Rate， DDR)计数器用作每个计数器32i和 32i+l。相比于使用SDR计数器的情况，使用DDR计数器提供了以与时钟周 期CK的一半的时钟周期相对应的速度来实现相同AD转换操作的优点。
此外，实施例3的列处理部分13C的特征在于计数器31i在加法控制 部分33的控制下执行以下操作。也就是说，当在计数器32i中，来自两个比 较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势均处于"H"电平时， 第二位的计数器部分322i与时钟信号CK同步地以半个时钟周期执行1计数 操作。另夕卜，当来自两个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l) 的一个电势处于"H，，电平时，第二位的计数器部分322i以与时钟信号CK 同步的一个时钟周期执行1计数操作。此外，当来自两个比较器31i和31i+l 的比较结果Vco(i)和Vco(i+l)的电势均处于"L"电平时，第二位的计^:器部 分322i不执行计数操作。
注意，图12仅以框图的形式简化了实施例3中的列处理部分13 C的构思。 <属于偶数列的LSB电路>
图13是示出最低有效位(Least Significant Bit， LSB)计数部分(属于偶数 列的LSB电路)321i的具体电路配置的框图。实施例3中的LSB计数部分321i 包含锁存器40、 41和42、第一同相/反相电路43、反相器44和45、第二同 相/反相电路46以及向上/向下控制部分47 。
锁存器电路40响应于加法控制部分33纟是供的控制信号COB0来在其之 中锁存时钟信号CK。锁存器电路41响应于加法控制部分33提供的控制信号 COB1来在其之中锁存时钟信号CK。锁存器电路40中锁存的时钟信号CK 被提供至第一同相/反相电路43的输入节点LT。锁存器电路41中锁存的时钟信号CK以控制信号aff以及经由在反相器45中反相所得到的反相控制信号 affx的形式而提供至第一同相/反相电路43。
这里描述加法控制部分33的具体配置。加法控制分布33包含OR(或门) 电路331和AND(与门)电路332。OR电路331接收来自两个比较器31i和31i+l 的比较结果Vco(i)和Vco(i+l)来作为其两个输入。当比较结果Vco(i)和 Vco(i+l)的电势中的至少一个处于"H"电平时，OR电路331输出控制信号 COB0。 AND电路332接收来自两个比较器31i和31i+l的比4交结果Vco(i) 和Vco(i+l)来作为其两个输入。当比4交结果Vco(i)和Vco(i+l)的电势中的至少 一个处于"H"电平时，AND电路332输出控制信号COBl。
结果，当来自两个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电 势中的至少一个处于"H"电平时，锁存器电路40响应于OR电路331输出 的控制信号COB0而在其之中锁存时钟信号CK。当来自两个比较器31i和 31i+l的比较结果Vco(i)和Vco(i+l)的电势均处于"H"电平时，锁存器电路 41响应于AND电路332输出的控制信号COBl而在其之中锁存时钟信号CK。
第一同相/反相电路43执行关于如下的控制在已被锁存至锁存器电路 40之后的时钟信号CK应该以原样保持的时钟信号CK的极性(同相)被传输 (同相传输)，还是应该以反相的时钟信号CK的极性被传输(反相传输)。该控 制是根据锁存器电路41提供的控制信号aff以及反相控制信号affk来执行的。
图14A和图14B示出第一同相/反相电路43的输入节点LT的电势、反 相控制信号affk的电势以及第 一同相/反相电路43的输出节点的电势FO的变 化。
当逻辑状态从来自两个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l) 的电势均处于"H，，电平的状态转变为来自两个比较器31i和31i+l的比较结 果Vco(i)和Vco(i+l)的电势之一处于"H"电平的状态时，图14A中所示的 时序波形图在时序方面与图14B中所示的时序波形图不同。具体地，图14B 中所示的时序从图14A中所示的时序偏移提供至输入节点LT的时钟信号CK 的半个时钟。
这里，当来自两个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电 势均处于"L，，电平时，输出节点FO的值("H"电平或"L"电平)变为LSB 计数部分321i中的最终计数结果。当逻辑状态从来自两个比较器31i和31i+l 的比较结果Vco(i)和Vco(i+l)的电势均处于"H"电平的状态转变为来自两个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势之一处于"H"电平 的状态时的时序偏移半个时钟周期的事实意味着计数值在这些逻辑状态之间 相差"1"。
在图14A中，当来自两个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l) 的电势均处于"H"电平时，反相控制信号affic是与提供至输入节点LT的时 钟信号CK同相位的时钟信号。此外，第一同相/反相电路43在根据控制信号 aff和反相控制信号affk而进行的控制之下，同相传输输入节点LT处的"L" 电平时钟信号，并且反相传输输入节点LT处的"H"电平时钟信号。结果， 输出节点FO的电势通常保持为"L"电平。
当两个比较结果Vco(i)和Vco(i+l)的电势之一处于"H"电平时，在从比 较结果Vco(i)和Vco(i+l)的电势均处于"H"电平的逻辑状态转变的阶段中， 反相控制信号affic的"L"电平保持原样不变。同样，第一同相/反相电路43 在根据控制信号aff和反相控制信号affic而进行的控制之下通常执行同相传 输。结果，提供至输入节点LT的时钟信号CK按照原样而传送至输出节点 FO。
当两个比较结果Vco(i)和Vco(i+l)的电势均处于"L"电平时，在从两个 比较结果Vco(i)和Vco(i+l)的电势之一处于"H"电平的逻辑状态转变的阶段 中，反相控制信号affk的"L"电平保持原样不变。同样，第一同相/反相电 路43在根据控制信号aff和反相控制信号affk而进行的控制之下通常执行同 相传输。结果，将输入节点LT处的时钟信号CK的"L"电平按照原样传送 至输出节点FO。
应该注意，虽然在此情况下作为示例给出了如下的情况当逻辑状态从 两个比较结果Vco(i)和Vco(i+l)的电势之一处于"H"电平的状态转变为两个 比较结果Vco(i)和Vco(i+l)的电势均处于"L"电平的状态时，输入节点LT 处的电势固定为"L"电平，但是输入节点LT处的电势可固定为"H"电平。 在这种情况下，输入节点LT处的"H"电平电势按照原样而被传送至输出节 点FO。
当两个比较结果Vco(i)和Vco(i+l)的电势之一处于"H"电平时，在从两 个比较结果Vco(i)和Vco(i+l)的电势均处于"H"电平的逻辑状态转变的阶段 中，反相控制信号affx的"H"电平保持原样不变。同样，第一同相/反相电 路43在根据控制信号aff和反相控制信号affic而进行的控制之下通常执行同相传输。结果，将输入节点LT处的时钟信号CK的极性被反相，并且将所得
到的信号传送至输出节点FO。
当两个比较结果Vco(i)和Vco(i+l)的电势均处于"L"电平时，在从两个 比较结果Vco(i)和Vco(i+l)的电势之一处于"H，，电平的逻辑状态转变的阶段 中，反相控制信号affx的"H"电平保持原样不变。同样，第一同相/反相电 路43在根据控制信号aff和反相控制信号affk而进行的控制之下通常执行反 相传输。结果，将输入节点LT处的"L"电平电势反相，并且将所得到的信 号传送至输出节点FO。
应该注意，虽然在此情况下作为示例给出了如下的情况当逻辑状态从 两个比较结果Vco(i)和Vco(i+l)的电势之一处于"H"电平的状态转变为两个 比较结果Vco(i)和Vco(i+l)的电势均处于"L"电平的状态时，输入节点LT 处的电势固定为"L"电平，但是，输入节点LT处的电势可固定为"H"电 平。在这种情况下，输入节点LT处的"H"电平电势被反相，将所得到的"L" 电平信号传送至输出节点FO。
第二同相/反相电路46执行关于如下的控制是否应该再次同相传输或 反相传输在第一同相/反相电路43中就其极性同相传输或反相传输并且然后 在反相器44中反相的时钟信号CK。该控制是基于锁存器电路42中锁存的内 容来执行的。在控制信号FLIPLSB的电势以"L，，电平—"H"电平—"L，， 电平的顺序变化的时候，控制信号FLIPLSB的电势从"L"电平变为"H，， 电平时，锁存器电路42保持第二同相/反相电路46的输出侧的节点PD处的 电势的逻辑状态("H，，电平或"L"电平)。控制信号FLIPLSB是根据其来控 制锁存器电路42及稍后描述的锁存器电路621(参考图16)并且在图l冲所示 的系统控制部分15中生成的信号。
计数器32i计数每个暗信号和亮信号。此时，根据控制信号FLIPLSB， 关于暗信号锁存计数器结束的阶段的逻辑状态。此外，根据控制信号 FLIPLSB,控制亮信号的计数应该在时钟信号CK从"L"电平至"H"电平 的转变处开始，还是应该在时钟信号CK从"H电平"至"L"电平的转变处 开始。这里，控制信号FLIPLSB确定锁存逻辑状态的时序。因此，在已完成 暗信号计数之后，在计数亮信号之前，作为示例，控制信号FLIPLSB以"L，， 电平—"H"电平—"L"电平的顺序变化。
结果，第二同相/反相电路46控制在控制信号FLIPLSB的电势从"L"电平变为"H"电平，然后从"H"电平变为"L"电平(即，再次变为"L" 电平)时，是应该将通过反相器44输入至其的时钟信号CK同相传输还是反 相传输。
在已基于第二同相/反相电路46的工作而通过AD转换处理了像素20输 出的未经光电转换的暗信号的状态下，当节点PD处的电势保持为"H，，电平 时，可以执行控制以使得节点PD处的电势以从"H，，电平至"L"电平的改 变开始。另外，在已通过AD转换处理了暗信号的状态下，当节点PD处的 电势为"L"电平时，可以执行控制以使得节点PD处的电势以从"L"电平 至"H"电平的改变开始。
向上/向下控制部分47执行关于应该执行向上计数还是向下计数的控制。 作为来自第一位的计数部分321i的输出的、来自向上/向下计数控制部分47 的输出COUT被传送至第二位的计数部分322i。 <第二位的计数部分>
图15是在电路中部分示出属于像素列i的第二位的计数部分322i的电路 配置的框图。属于像素列i的第二位的计数部分322i包含触发器(FF)51和 52,其以两级级联形式彼此连接；向上/向下控制部分53;以及保持部分54, 其用于在其之中保持计数器的内容。此外，第二位的计数部分322i接收来自 第一位的计数部分321i的输出COUT作为其输入CIN。输入CIN通过反相器 55而就其极性被反相，并且作为负相位序列(negative-phase-s叫uence)时钟信 号xck而被提供至触发器51。此外，经反相的输入进一步通过反相器56而就 其极性4皮反相，并且作为正相位序列(positive-phase-sequence)时钟信号而#皮才是 供至触发器52。
根据输入至置位(SET)端的控制信号RHA和XRLA以及输入至复位 (RESET)端的控制信号RHB和XRLB,可以分别从外界控制触发器51和52 的存储状态。向上/向下控制部分53控制应该执行上计数还是下计数。这里， 在AD转换亮信号时使用上计数模式，而在AD转换暗信号时使用下计数模 式。
当对上计数和下计数相互切换时，保持部分54基于触发器51和52的工 作来在其之中保持计数器的存储内容。当上计数和下计数相互切换时，为了 防止计数器的存储内容被改变，将控制信号CTHLD的电势设置为"H"电平， 并将控制信号xCTHLD的电势设置为"L"电平。连同来自属于偶数列i的比较器31i的比较结果Vco(i)，将基于输入CIN 所生成的正相位序列时钟ck和负相位序列时钟xck输入至控制时钟生成部分 57。控制时钟生成部分57根据加法控制部分33的AND电路332输出的控制 信号COB1的逻辑以及正相位序列时钟信号ck和负相位序列时钟信号xck， 来生成控制脉沖CG1和CG2、以及分别通过将控制脉沖CG1和CG2的极性 反相而得到的控制脉冲XCG1和XCG2。
具体地，当负相位序列时钟信号xck和控制信号COBl的电势处于"H" 电平时，控制脉沖CG1的电势被设置为"H"电平，反相控制脉沖XCG1的 电势被设置为"L"电平。在除了上述情况之外的任何情况下，控制脉沖CG1 的电势被设置为"L"电平，反相控制脉冲XCG1的电势被设置为"H"电平。 另外，当正相位序列时钟信号ck和控制信号COBl均处于"H"电平时，控 制脉沖CG2的电势被设置为"H"电平，反相控制脉沖XCG2的电势被设置 为"L"电平。在除了上述情况之外的任何情况下，控制脉沖CG2的电势被 设置为"L'，电平，反相控制脉沖XCG2的电势被:没置为"H"电平。控制脉 冲CG1和反相控制脉冲XCG1以及控制脉冲CG2和反相控制脉冲XCG2都 提供至FF控制部分58。
FF控制部分58基于控制脉冲CG1和反相控制脉冲XCG1以及控制脉沖 CG2和反相控制脉冲XCG2，分别生成上述的控制信号RHA和XRLA以及 控制信号RHB和XRLB,从而从外部控制触发器51和52的存储状态。具体 地，当控制脉冲CG1的电势处于"H"电平并且控制脉冲XCG1的电势处于 "L"电平时，输出属于奇数列i+l的第一位的计数部分32i+l的值LSB2IN 作为每个控制信号RHA和XRLA。另外，当控制脉冲CG1的电势处于"L" 电平并且控制脉冲XCG1的电势处于"H"电平时，分别输出外部提供的控 制信号RH和XRL作为控制信号RHA和XRLA。
当控制脉冲CG2的电势处于"H"电平并且控制脉冲XCG2的电势处于 "L"电平时，输出属于奇数列i+l的第一位的计数部分32i+l的值LSB2IN 作为每个控制信号RHB和XRLB。另外，当控制脉沖CG2的电势处于"L" 电平并且控制脉冲XCG2的电势处于"H"电平时，分别输出外部提供的控 制信号RH和XRL作为控制信号RHB和XRLB。
这里，在水平非加法模式的阶段与水平加法模式的阶段中，在来自两个 比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势中的至少一个处于"L"电平的时间段之内，输出控制信号RH来作为每个控制信号RHA和 RHB。另外，输出控制信号XRL来作为每个控制信号XRLA和XRLB。在此 状态下，可以根据外部提供的控制信号RH和XRL来初始化触发器51和52 的逻辑状态。
控制信号RH和XRL的电势均设置为"H"电平，由此可以将触发器51 和52的输出节点slal和msal的电势均初始化为"L"电平。另外，控制信 号RH和XRL的电势均设置为"L"电平，由此可以将触发器51和52的输 出节点slal和msal的电势均初始化为"H"电平。在不同于初始化操作的正 常操作的阶段中，控制信号RH的电势用作"L"电平，而控制信号XRL的 电势用作"H"电平。
在水平非加法模式的阶段与水平加法模式的阶段中，在来自两个比较器
31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势中的至少一个处于"L"电 平的时间段之内，控制信号RH的电势被设置为"L"电平，控制信号XRL 的电势被设置为"H"电平。结果，正常计数器32i的第二位的计数部分322i 工作以便从第一位的计数部分321i接收输出COUT来作为其输入CIN。因此， 在水平加法模式的阶段中，当来自两个比较器31i和31i+l的比较结果Vco(i) 和Vco(i+l)的电势之一处于"H，，电平时，第一位的计数部分321i工作以便 每一个时钟周期对该计数器的第二位的计数部分加1(1计数操作)。
另外，当来自两个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电 势均处于"L，，电平时，输入CIN的电势或者固定为"H"电平，或者固定为 "L"。因此，在水平加法模式的阶段中，当来自两个比较器31i和31i+l的 比较结果Vco(i)和Vco(i+l)的电势均处于"L"电平时，第一位的计数部分321i 工作以便不对该计数器的第二位的计数部分加1。
在水平加法模式的阶段中，在来自两个比较器31i和31i+l的比较结果 Vco(i)和Vco(i+l)的电势均处于"H，，电平的时间段之内，执行如下的操作。 当负相位序列时钟信号xck的电势处于"H，，电平并且正相位序列时钟信号 ck的电势处于"L"电平时，输出属于奇数列i+l的第一位的计数部分321i+l 的值LSB2IN来作为每个控制信号RHA和XRLA。此外，将值LSB2IN的反 相值替换(设置)到触发器51的输出节点slal。结果，可以以传输顺序sial — msa0 — msal — din来重写并且就其逻辑来反相触发器51的内部节点sla0的 电势。此外，同样可以重写节点msa0、 msal和din的电势，并且同样可以重写第二位的计数部分322i的值LSB20UT。
当负相位序列时钟信号xck的电势处于"L"电平并且正相位序列时钟信 号ck的电势处于"H"电平时，输出属于奇数列i+l的第一位的计数部分321i+l 的值LSB2IN来作为每个控制信号RHB和XRLB。此外，将值LSB2IN的反 相值替换(设置)到触发器52的输出节点msal。结果，同样可以重写触发器 52的内部节点msa0的电势。另外，以传输顺序msal — din — sla0 — slal将 内部节点msa0的电势就其逻辑进行反相，由此同样可以写入节点din、 sla0 和slal的电势，并且同样可以写入第二位的计数器322i的值LSB20UT。
因此，在水平加法模式的阶段中,在来自两个比较器31i和31i+l的比较 结果Vco(i)和Vco(i+l)的电势均处于"H，，电平的时间段之内，可以将计数部 分321i+l的值LSB2IN写入至第二位的计数器322i的值LSB20UT。当来自 两个比较器31 i和31 i+1的两个比较结果Vco(i)和Vco(i+1)的电势均处于"H" 电平时，属于奇数列i+l的第一位的计数部分321i+l的值LSB2IN被设置使 得每半个时钟对该计数器的第二位的计数部分加i。因此，当来自两个比较
器31i和31i+l的两个比较结杲Vco(i)和Vco(i+l)的电势均处于"H"电平时， 可以执行操作以使得每半个时钟对该计数器的第二位的计数部分加1。 <属于奇数列的LSB电路>
图16是在电路中部分示出属于像素列i+l的LSB计数部分321i+l(属于 奇数列的LSB电路)的具体电路配置的框图。实施例3中的LSB电路部分 321i+l包含锁存器部分61、相干性控制部分62、停止控制部分63、向上/向 下控制部分64和选择部分65。
锁存器部分61接收加法控制部分33的AND电路332输出的控制信号 COB2以及时钟信号CK来作为其输入。当控制信号COB2的电势从"H"电 平转变为"L"电平时，锁存器部分61在其之中保持逻辑状态。
这里，控制信号COB2是与LSB计数部分321i中使用的控制信号COB1 相对应的信号。当不执行加法时，控制信号COB1的电势通常保持为"L"电 平。另一方面，当不执行加法时，控制信号COB2变为来自比较器31i+l的 比较结果Vco(i+l)。
相千性控制部分62控制输出电势是以"H"电平还是以"L，，开始以便 获得与最后计数结果的相干性，并且在锁存器电路62中保持其信息。具体地， 在信号FLIPLSB的电势依次变为"L"电平—"H"电平—"L"电平的时候，当控制信号FLIPLSB的电势从"L"电平变为"H"电平时，相千性控制部 分62检查节点LATIN1处的电势的逻辑状态("H"电平或"L"电平)。此外， 当控制信号FLIPLSB的电势从"H"电平变为"L"电平而由此再次被设置 为"L"电平时，相干性控制部分62控制应该将节点LT处的信号同相传输 还是反相传输至节点FO。
在加法模式的阶段中，停止控制部分63执行控制以便停止第二位的计数 部分322i+l中以及之后的计数部分。具体地，当加法模式信号ADD—MODE 的电势为"H"电平并且反相加法模式信号XADD—MODE的电势被设置为"L" 电平时，停止控制部分63将节点PD连接至负侧电源电势VSS,并且将节点 PD处的电势固定为."L"电平。结果，在加法模式的阶段中，停止控制部分 63停止属于奇数列i+l的第二位的计数部分322i+l中以及之后的计数部分。 结果，可以节省功耗。
向上/向下控制部分64根据向上/向下切换控制信号UDSL和XUDSL, 执行关于应该执行上计数还是下计数的控制。
选择部分65选择应该向相干性控制部分62的节点LATIN1传送属于奇 数列i+l的第一位的计数部分321i+l的值LSB2IN,还是传送属于偶数列i 的第二位的计数部分322的值LSB20UT。
具体地，当加法才莫式信号ADD_MODE的电势处于"L"电平并且反相 加法模式信号XADD一MODE的电势处于"H"电平时，选择部分65向节点 LATIN1传送属于奇数列i+l的第一位的计数部分321i+l的值LSB2IN。因此 在水平非加法模式的阶段中，选择部分65作为正常的计数器LSB电路来工 作，从而将属于奇数列i+l的第一位的计数部分321i+l的值LSB2IN从所属 于奇数列i+l的LSB输入至第二位的计数部分322i+l。
另外，当加法模式信号ADD_MODE的电势处于"H"电平并且反相加 法模式信号XADD一MODE的电势处于"L"电平时，选择部分65向节点 LATIN1传送属于偶数列i的第二位的计数部分322i+l的值LSB20UT。因此， 虽然选择部分65在水平加法模式的阶段中同样作为LSB电路来工作，但是 选择部分65将属于奇数列i+l的第一位的计数部分321i+l的值LSB2IN从所 属于偶数列i的第一位的计数部分321i输入至第二位的计数部分322i。
结果，属于第一位的计数部分321i+l值LSB2IN被分别直接替换到触发 器51和52来作为每个控制信号RHA、 XRLA以及RHB、 XRLB(参考图15)。这样，当来自两个比较器31i和31i+l的两个比较结果Vco(i)和Vco(i+l)的电 势均处于"H"电平时，可以执行操作以便每半个时钟周期对属于偶数列i 的计数器32i的第二位的计数部分322i加1 (1计数操作)。
在水平非加法模式的阶段中，在已通过AD转换处理了暗信号的状态下， 当属于奇数列i+1的第一位的计数部分321i+l的值LSB2IN处于"H"电平 时，基于相干性控制部分62和选择部分65的搡作，执行控制以使得值LSB2IN 以"H"电平到"L"电平的改变开始。另一方面，在已通过AD转换处理了 暗信号的状态下，当属于奇数列i+1的第一位的计数部分321i+l的值LSB2IN 处于"L"电平时，执行控制以使得值LSB2IN以"L"电平到"H"电平的 改变开始。
在水平加法模式的阶段中，在已通过AD转换处理了暗信号的状态下，当 属于偶数列i的第二位的计数部分322i的值LSB20UT处于"H"电平时，执 行控制以使得值LSB20UT以"H"电平到"L"电平的改变开始。另一方面， 在已通过AD转换处理了暗信号的状态下，当属于偶数列i的第二位的计数 部分322i的值LSB20UT处于"L"电平时，执行控制以使得值LSB20UT 以"L"电平到"H"电平的改变开始。
注意，在水平加法模式的阶段中，在从暗信号的计数结束至亮信号的计 数开始的时间段之内，属于偶数列i的第一位的计数部分321i中的锁存器电 路42将最低有效位存储在其之中。另外，在从暗信号的计数结束至亮信号的 计数开始的时间段之内，属于奇数列i+1的第一位的计数部分321i+l中的锁 存器电路621将自最低有效位起的第二位存储在其之中。
根据上述本发明实施例3中的列处理部分DC,在列处理部分13C内执 行水平方向上的像素的加法，从而使得类似于实施例1和2中的每个列处理 部分13A和13B的情况，可以在维持灵敏度的同时减小水平输出的信息量。 因此，可以实现帧速的提高以及功耗的降低。除此之外，可以获得以下的操 作和效果。
在实施例3的列处理部分DC中，当来自两个比较器31i和31i+l的比 较结果Vco(i)和Vco(i+l)的电势之一处于"H"电平时，使用了在相应时钟端 接收均与时钟信号CK同步的时钟信号ck和xck的两个触发器51和52。此 外，当来自两个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势均处 于"H，，电平时，使用分别在置位端和复位端接收均与时钟信号CK同步的控制信号RH和XRL的触发器51和52。结杲，当来自两个比较器31i和31i+l 的比较结果Vco(i)和Vco(i+l)的电势均处于"H"电平时，可以4足使计数器 32i的第二位的计数部分322i以时钟信号CK的半个时钟周期来执行1计数操 作。另一方面，当来自两个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l) 的电势之一处于"H，，电平时，可以4足使计数器32i的第二位的计数部分322i 以时钟信号CK的一个时钟周期来执行1计数操作。
另外，列处理部分13C具有如下的电路(图13中所示的锁存器电路41): 当来自两个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势均处于 "H"电平时，该电路传递时钟信号CK，而当比较结果Vco(i)和Vco(i+l)的 电势中的至少一个处于"L"电平时，该电路在其之中保持当前信号电平。此 外，列处理部分13C具有如下的电路(图13中所示的锁存器电路40):当比较 结果Vco(i)和Vco(i+l)的电势中的至少一个处于"H"电平时，该电路传递时 钟信号CK，而当比较结杲Vco(i)和Vco(i+l)的电势均处于"L"电平时，该 电路在其之中保持当前信号电平。而且，当比较结果Vco(i)和Vco(i+l)的电 势之一处于"H"电平时，通过这两个电路输出时钟信号CK。因此，当比较 结果Vco(i)和Vco(i+l)的电势之一处于"H，，电平的状态开始时，输出信号必 然以向"H，，电平的上升开始。结果，当比较结果Vco(i)和Vco(i+l)的电势均 以"H，，电平结束并且比较结果Vco(i)和Vco(i+l)的电势之一处于"L'，电平 的状态开始时，可以首先输出时钟信号CK的上升部分。
此外，列处理部分13C并不专门地(specially)具有如下的电路当来自两 个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势均处于"H"电平 时，该电路作为LSB电路工作，并且该电路在计数器32i的第二位的计数部 分322i中每半个时钟周期执行1计数操作。同样，列处理部分13C并不专门 具有如下的电路当来自两个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l) 的电势之一处于"H"电平时，该电^各作为LSB电路工作，并且该电路在计 数器32i的第二位的计数部分322i中每一个时钟周期执行1计数操作。
也就是说，列处理部分13C并不专门地具有上述的两个电路部分，而是 采用使用如下的电路部分的电路配置，所述电路部分为作为非加法模式阶 段中属于偶数列i的LSB电路来工作的电路部分，以及作为非加法模式阶段 中属于奇数列i+l的LSB电路来工作的电路部分。结果，由于可以获得如下 的配置该配置以晶体管数目的很小的增加(例如，与没有加法的情况相比，每两个像素列晶体管的数目增加78)而给出水平方向上像素的加法的功能，因 此可以使得电路的占用面积很小。
这里，作为非加法模式阶段中属于偶数列i的LSB电路来工作的电路部 分是属于偶数列的第一位的计数部分321i。计数部分321i具有如下的电路的 功能在加法模式的阶段中，当来自两个比较器31i和31i+l的比较结果Vco(i) 和Vco(i+l)的电势之一处于"H，，电平时，该电路作为LSB电路工作。另夕卜， 作为非加法模式阶段中属于奇数列i+i的LSB电路来工作的电路部分是属于 奇数列的第 一位的电路部分321 i+1 。计数部分321 i+1具有如下的电路的功能 在加法模式的阶段中，当来自两个比较器31i和31i+l的比较结果Vco(i)和 Vco(i+l)的电势均处于"H"电平时，该电路作为LSB电路来工作。
应该注意，同样在实施例中，类似于实施例1的情况，在水平加法才莫式 的阶段中，加法控制部分33执行这样的控制在该控制下，在成对的两个计 数器32i和32i+l中，停止不使用像素的加法的计数器的计数操作，由此使得 可以节省功耗。 (实施例4)
图17是在电路中部分示出根据本发明实施例4的图像拾取器件中的列处 理部分13D的配置的框图。在该图中，分别以相同的附图标记或符号来指示 与图3中的部分相同的部分。同样在此情况下，示出了两个像素列(即，第i 列和第(i+l)列)的电路配置。
实施例4中的列处理部分13D在配置上与实施例1中的列处理部分13A 的一致之处在于列处理部分13D包含均提供用于分别与两个像素列i和i+l 相对应的比较器31i和31i+l以及计数器32i和32i+l。
实施例1中的列处理部分13A使用以时钟信号CK的一个周期来对每个 计数器32i和32i+l的所有位执行用于计数1的计数操作的SDR计数器。另 一方面，对于两个计数器32i和32i+l中的一个(例如，计lt器32i),实施例4 中的列处理部分13D采取以下配置。
也就是说，在一个计数器32i中，在第一位的计数部分321i中以组合方 式使用作为第一计数部分的DDR计数器3211以及作为第二计数部分的SDR 计数器3212的配置。
DDR计数器3211以半个时钟周期执行用于计数1的计数操作。SDR计 数器3212以一个时钟周期执行用于计数1的计数操作。此外，与实施例1的情况类似，使用SDR计数器作为第二位的计数部分322i之中以及之后的每 个计数部分。
在另一计数器32i+l中，使用DDR计数器作为第一位的计数部分321i+l。 此外，与实施例1的情况类似，使用SDR计数器作为第二位的计数部分322i+l 之中以及之后的每个计数部分。
此外，加法控制部分33的特征在于在加法模式的阶段中，基于来自两 个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势，按照以下方式控 制计数器32i的第一位的计数部分321i。图18示出各控制时序的关系。
当来自两个比较器31 i和31 i+1的比较结果Vco(i)和Vco(i+1)的电势均处 于"H，，电平时，加法控制部分33指令第一位的计数部分321i以半个时钟周 期执行用于计数1的1计数操作。另外，当来自两个比较器31i和31i+l的比 较结果Vco(i)和Vco(i+l)的电势之一处于"H"电平时，加法控制部分33指 令第一位的计数部分321i以一个时钟周期执行用于计数1的1计数操作。此 外，当来自两个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势均处 于"L"电平时，加法控制部分33指令第一位的计数部分321i停止1计数搡 作。
更具体地，当来自两个比较器31i和31i+l的比较结果Vco(i)和Vco(i+l) 的电势均处于"H，，电平时，加法控制部分33指令DDR计数器3211执行1 计数操作，从而以双倍速度(多倍)计数来执行像素的加法。在来自两个比较器 31i和31i+l的比较结果Vco(i)和Vco(i+l)的电势之一从"H"电平翻转为"L" 电平的时间点上，加法控制部分33将用于执行计数操作的计数器从DDR计 数器3211切换至SDR计数器3212,从而执行正常的计数操作。
这里，仅使得第一位的计数部分321i具有在下降处的同步，从而使得可 以防止将用于执行计数操作的计数器在同 一时钟内从DDR计数器3211切换 至SDR计数器3212。此外，在来自两个比较器31i和31i+l的比较结果Vco(i) 和Vco(i+l)的电势均翻转的时间点上，停止第一位的计数部分321i的计数操 作。
如已所述的那样，当在水平加法模式中，来自两个比较器31i和31i+l 的比较结果Vco(i)和Vco(i+l)的电势均处于"H"电平时，促使计数器32i的 第一位的计数部分321i以双倍速度执行计数搡作，从而使得可以获得以下效 果。也就是说，在列处理部分13D内，由于可以在不增大AD转换时间段的情况下实现水平方向上的像素的加法，因此，可以在保持灵敏度的同时将水 平输出的信息量减小一半。结果，可以实现帧速的提高以及功耗的降低。
注意，在实施例4中，第一逻辑设置为"H"电平，第二逻辑设置为"L"
电平。此外，当像素信号Vsig(i)和Vsig(i+l)在电平方面均低于基准信号REF 时，比较器31i和31i+l输出均处于"H'，电平的比较结果Vco(i)和Vco(i+l)， 而当像素信号Vsig(i)和Vsig(i+1)在电平方面均高于基准信号REF时，比较器 31i和31i+l输出均处于"L"电平的比较结果Vco(i)和Vco(i+l)。然而，可 以将这种逻辑翻转。也就是说，可以采取这样的配置其使得当像素信号Vsig(i) 和Vsig(i+1)在电平方面均低于基准信号REF时，比较器31i和31i+l输出均 处于"L"电平(第一逻辑)的比较结果Vco(i)和Vco(i+l),而当像素信号Vsig(i) 和Vsig(i+1)在电平方面均高于基准信号REF时，比较器31i和31i+l输出均 处于"H"电平(第二逻辑)的比较结果Vco(i)和Vco(i+l)。 (水平和垂直方向上的像素的加法)
虽然到目前为止基本上已经在上述每个实施例1~4中描述了水平方向 上的像素的加法，但是可以将水平方向上的像素的加法与垂直方向上的像素 的加法组合使用，从而使得可以实现帧速进一步的提高。图19示出当对水平 和垂直方向上的(2 x 2)个像素执行加法时，比较器31i和31i+l与像素之间的 关系。如图中所示，在色彩兼容的情况下，提供一个比较器31以便对应于作 为单元的两个像素列。因此，通过分别在两组像素列与比较器31i和31i+l 之间提供的切换开关SWi和SWi+l可适当地相互切换两组像素列。
在下文中，参考图20的流程图，描述当对水平和垂直方向上的像素执行 加法时的处理过程。 ' 、
首先初始化计数器32i和32i+l(步骤S11)。接下来，像素B^和B"分 别通过切换开关SWi和SWi+l而与比较器31i和31i+l相连接，并且将来自 像素B22和B42的暗信号信息读取至垂直信号线17(步骤S12)。接下来，将 来自像素B22和B42的暗信号信息之和进行AD转换，并且对计数器32i执 行减法(步骤S13)。接下来，像素B22和B42分别通过开关SWi和SWi+l而 与比较器31i和31i+l相连接，并且将来自像素B22和B42的亮信息读取至 垂直信号线17(步骤S14)。接下来，将来自像素B22和B42的亮信息之和进 行AD转换，并且对计数器32i执行加法(步骤S15)。
接下来，像素B24和B44分别通过切换开关SWi和SWi+l而与比较器31i和31i+l相连接，并且将来自像素B24和B44的暗信号信息读取至信号线 17(步骤S16)。接下来，将来自像素B24和B44的暗信号信息之和进行AD 转换，并且对计数器32i执行减法(步骤S17)。接下来，像素B24和B44分别 通过开关SWi和SWi+l而与比较器31i和3li+l相连接，并且将来自^象素B24 和B44的亮信息读取至垂直信号线17(步骤S18)。接下来，将来自像素B24 和B44的亮信息之和进行AD转换，并且对计数器32i执行加法(步骤S19)。
然后，将得到的信息传输至列处理部分13的外部(步骤S20)。当列处理 部分13D包含用于在等候水平传输的同时而在其之中保持存储状态的锁存器 时，用于处理过程的并行处理变为可能。也就是说，可以彼此并行地处理 从初始化计数器32i和32i+l的处理至将来自B24和B44的亮信息之和进行 AD转换、和执行计数器32i的加法的处理的处理(步骤Sll S19),以及将得 到的信息传输至外部的处理(步骤S20)。与未执行并行处理的情况相比，在以 这种方式执行并行处理的情况下，可以使得帧速更高。
根据上述，通过与垂直方向上的像素的加法的相关技术(例如，专利文献 1中公开的技术)相组合，可以对垂直信号线17实现水平和垂直方向上的像素 的加法。该技术可以容易地扩展至水平和垂直方向上的(3 x 3)个像素的加法 等。另外，基于来自像素内处于浮空扩散的多个像素的电荷的累积，可以将 该技术与垂直方向上的像素的加法的技术相组合。同样在这种情况下，可以 实现水平和垂直方向上的像素的加法。
虽然上面的描述关注于执行在加法控制部分33的控制下而进行的像素 的加法的情况，但是，当然同样可以将根据本发明实施例的CMOS图像传感 器应用于不执行像素加法的情况。同样，当不执行像素的加法时，对于加法 控制部分33输出的控制信号COB0、COBl和COB2，建立关系COB0 = Vco(i): COB1 = "L,，电平，以及COB2 = Vco(i + 1)。也就是说，建立关系COB0 = Vco(i)， COB1 = "L"电平，以及COB2 = Vco(i +1)，由此进行在未执行像素 加法时的处理。
应该注意，虽然在执行像素加法的情况与不执行像素加法的情况之间需 要切换控制信号COB0、 COBl和COB2，但是为了描述的简单，此处省略了 用于切换控制信号COB0、 COB1和COB2的电路。 [变化]
已经通过作为示例给出将本发明应用于以矩阵形式布置均用来将与可见光的光量相对应的信号电荷检测为物理量的单元像素的CMOS图像传感器的
情况，描述了各个实施例1 4。然而，本发明决不受限于CMOS图像传感器 的应用，而且可以被应用到利用列系统(其中，像素阵列部分的每个像素列均 布置了列处理部分)的普通固态图像拾取器件。
此外，本发明不仅可应用于分别以列来连续地扫描和选择像素阵列部分 的像素并且从所属于所选列的像素读取出信号的固态图像拾取器件，还可应 用于分别以各像素选择任意的像素并且从各像素中的所选像素读取出信号的 X-Y寻址型固态图像拾取器件。
应该注意，固态图像拾取器件可以是以具有如下特征的单芯片(one-chip) 形式形成或者以具有含如下特征的类似模块的形式，所述特征为具有图像 捕获功能，集中封装了图像拾取部分、以及信号处理部分或光学系统。
另外，本发明绝不受限于固态图像拾取器件的应用，因此也可以应用于 图像拾取装置。这里，图像拾取装置是指相机系统(诸如数码相机或摄像机)， 或具有图像捕获功能的电子装置(诸如移动电话)。应该注意，在某些情况下， 将安装至电子装置的类似模块的形式(即，相机模块)称作图像拾取装置。 [图像拾取装置]
图21是示出根据本发明实施例的图像拾取装置的配置的框图。如图21 中所示，根据本发明实施例的图像拾取装置100包含具有镜头组101等的光 学系统、图像拾取器件102、作为相机信号处理电路的DSP电路103、帧存 储器104、显示设备105、记录设备106、操纵系统107、电源系统108等。 此外，DSP电路103、帧存储器104、显示设备105、记录设备106、操纵系 统107和电源系统108通过总线109而相互连接。
镜头组101捕获来自物体的入射光(图像光)，以将该入射光映像(image) 到图像拾取元件102的成像区域上。图像拾取元件102将由镜头组101映像 到成像区域上的入射光的光量转换为像素形式的电信号，并且将得到的电信 号输出为像素信号。具有任一上述实施例1~4中的列处理部分的CMOS图 像传感器被用作图像拾取元件102。
显示设备105由面板型显示设备(诸如液晶显示设备)或有机电致发光 (EL, electro luminescence)显示设备构成，并且在其上显示图像拾取元件102 捕获的运动图像或静止图像。记录设备106将与图像拾取元件102捕获的运 动图像或静止图像有关的数据记录在诸如录像磁带或数字多功能盘(DVD,Digital Versatile Disk)之类的记录介质中。
操纵系统107在用户进行的操纵之下，发布图像拾取装置IOO具有的、 关于各种功能的操纵命令。电源系统108将作为DSP电路103、帧速存储器 104、显示设备105 、记录设备106和操纵系统107的工作电源的各种电源适 当地提供至需要供电的那些对象。
本申请包含涉及于2008年6月20日在日本专利局提交的日本优先权专 利申请JP 2008-161415以及2008年10月7日在日本专利局提交的日本优先 权专利申请JP 2008-260302中公开的主题，在此通过引用并入其全部内容。
本领域的技术人员应该理解，依据设备需求和其它因素，只要其在所附 权利要求或其等效的范围之内，可以发生各种修改、组合、部分组合和变更。
权利要求
1.一种固态图像拾取器件，包含多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转换元件的单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较器用于将经由对应一根垂直信号线而从对应一个所述单元像素输出的模拟信号与类似斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相对应的时间信息的比较结果输出；计数器，其均用来基于从对应一个所述比较器输出的时间信息，执行用于以一个时钟周期向最低有效位加1的计数操作，以便将得到的计数值输出为与对应一个模拟信号的大小相对应的数字信号；以及控制部分，其用于以如下的方式执行控制在加法模式的阶段中，将分别与两个像素列对应的两个比较器和两个计数器设置为单元，当来自该两个比较器的比较结果均具有第一逻辑时，向该两个计数器中的一个计数器的第二位加1，当来自该两个比较器的比较结果之一具有第一逻辑时，向该一个计数器的第一位加1，而当来自该两个比较器的比较结果均具有第二逻辑时，不向该一个计数器的第一位和第二位加1。
2. 如权利要求1所述的固态图像拾取器件，其中，在加法模式的阶段中， 所述控制部分停止对于所述计数器中的另 一计数器中的位的计数操作。
3. —种固态图像拾取器件，包含多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转换元 件的单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较器用 于将经由对应一根垂直信号线而从对应一个所述单元像素输出的模拟信号与 类似斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相对应 的时间信息的比较结果输出；计数器，其均用来基于从对应一个所述比较器输出的时间信息，执行用 于以一个时钟周期向最低有效位加1的计数才喿作，以便将得到的计数值输出 为与对应一个模拟信号的大d、相对应的数字信号；以及控制部分，其用于控制是否当在加法模式的阶段中将分别与三个或更多 个像素列对应的三个或更多个比较器以及三个或更多个计数器设置为单元 时，基于来自该三个或更多个比较器的比较结果以及该三个或更多个计数器中的一个计数器的第一位和第二位的值，向该三个或更多个计数器中的该一 个计数器的第一至第三位均加1。
4. 如权利要求3所述的固态图像拾取器件，其中，在加法模式的阶段中，所述控制部分停止对于除了所述一个计数器之外的每一个计数器中的位的计 数操作。
5. —种固态图像拾取器件，包含多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转换元 件的单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较器用 于将经由对应一根垂直信号线而从对应一个所述单元像素输出的模拟信号与 类似斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相对应 的时间信息的比较结果输出；计数器，其均用来基于从对应一个所述比较器输出的时间信息，执行用 于以半个时钟周期向最低有效位加1的计数操作，以便将得到的计数值输出 为与对应 一个才莫拟信号的大小相对应的数字信号；以及控制部分，其用于以如下的方式执行控制在加法模式的阶段中，将分 别与两个像素列对应的两个比较器和两个计数器设置为单元，当来自该两个 比较器的比较结果均具有第一逻辑时，每半个时钟周期向该两个计数器中的 一个计数器的第二位加1，当来自该两个比较器的比较结果之一具有第一逻 辑时，每一个时钟周期向该一个计数器的第一位加1,而当来自该两个比较 器的比较结果均具有第二逻辑时，不向该一个计数器的第二位加1。
6. 如权利要求5所述的固态图像拾取器件，其中，该一个计数器的第二 位的计数部分包含触发器，当来自该两个比较器的比较结果之一具有第一逻 辑时，该触发器在时钟端接收与时钟信号同步的信号，而当来自该两个比较 器的比较结果均具有第一逻辑时，该触发器在置位端和复位端接收均与时钟 信号同步的信号。
7. 如权利要求6所述的固态图像拾取器件，其中，在该一个计数器的第 二位的计数部分中，向所述时钟端、所述置位端和所述复位端输入的信号是 来自另 一计数器的最低有效位的计数部分的信号。
8. 如权利要求5所述的固态图像拾取器件，其中，该一个计数器的第一 位的计数部分包含用于当来自该两个比较器的比较结果均具有第一逻辑时传递时钟信号、而当来自该两个比较器的比较结果中的至少 一个具有第二逻辑时保持当前信 号电平的电路；以及用于当来自该两个比较器的比较结果中的至少 一个具有第 一逻辑时传递 时钟信号、而当来自该两个比较器的比较结果均具有第二逻辑时保持当前信 号的电^^，以及在来自该两个比较器的比较结果之一具有第一逻辑时，从所述两个电路 输出时钟信号，并且当来自该两个比较器的比较结果之一以第 一逻辑的状态 开始时，输出信号必然以第一逻辑开始。
9. 如权利要求5所述的固态图像拾取器件，其中，在加法模式的阶段中， 所述控制部分停止对于该两个计数器中的另 一计数器的第二位以及之后的位 的计数操作。
10. —种固态图像拾取器件，包含多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转换元 件的单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较器用 于将经由对应一根垂直信号线而从对应一个所述单元像素输出的模拟信号与 类似斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相对应 的时间信息的比较结果输出；计数器，其均用来基于从对应一个所述比较器输出的时间信息而执行计 数操作，以便将得到的计数值输出为与对应一个模拟信号的大小相对应的数 字信号；以及控制部分，其用于以如下的方式执行控制在加法模式的阶段中，将分 别与两个像素列对应的两个比较器和两个计数器设置为单元，当来自该两个 比较器的比较结果均具有第一逻辑时，促使与该两个计数器中的一个计数器 的第一位相对应的计数部分以半个时钟周期执行计数，当来自该两个比较器 的比较结果之一具有第一逻辑时，促使与该两个计数器中的该一个计数器的 第一位相对应的计数部分以一个时钟周期执行计数，而当来自该两个比较器 的比较结果均具有第二逻辑时，促使与该两个计数器中的该一个计数器的第 一位相对应的计数部分停止计数。
11. 如权利要求10所述的固态图像拾取器件，其中，第一位的所述计数 部分包含第一计数部分，用于以半个时钟周期执行计数操作；以及第二计数部分，用于以 一个时钟周期执行计数操作，其中，所述控制部分当来自该两个比较器的比较结果均具有第 一逻辑时， 促使所述第 一计数部分执行计数搡作，当来自该两个比较器的比较结果之一 具有第一逻辑时，促使所述第二计数部分执行计数操作，而当来自该两个比 较器的比较结果均具有第二逻辑时，促使所述第一和第二计数部分均停止计 数操作。
12. —种用于固态图像拾取器件的信号处理方法，其中，在对包含如下部分的所述固态图像拾取器件执行信号处理时 多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转 换元件的单元像素的像素阵列部分，以使分别对应于像素列，每个所述比较 器用于将经由对应一根垂直信号线而从对应一个所述单元像素输出的模拟信 号与类似斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相 对应的时间信息的比较结果输出；以及计数器，其均用来基于从对应一个所述比较器输出的时间信息，执 行用于以一个时钟周期向最低有效位加1的计数操作，以便将得到的计数值 输出为与对应 一个模拟信号的大小相对应的数字信号，在加法模式的阶段中，将分别与两个像素列对应的两个比较器和两个计 数器设置为单元，当来自该两个比较器的比较结果均具有第一逻辑时，向该 两个计数器中的一个计数器的第二位加1,当来自该两个比较器的比较结果 之一具有第一逻辑时，向该一个计数器的第一位加1,而当来自该两个比较 器的比较结果均具有第二逻辑时，不向该"个计数器的第一位和第二位加1。
13. —种用于固态图像拾取器件的信号处理方法，其中，在对包含如下部分的所述固态图像拾取器件执行信号处理时， 多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转 换元件的单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较 器用于将经由对应一根垂直信号线而从对应一个所述单元像素输出的模拟信 号与类似斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相 对应的时间信息的比较结果输出；以及计数器，其均用来基于从对应一个所述比较器输出的时间信息，执 行用于以一个时钟周期向最低有效位加1的计数操作，以便将得到的计数值 输出为与对应一个模拟信号的大小相对应的数字信号，控制是否当在加法模式的阶段中将分别与三个或更多个像素列对应的三 个或更多个比较器以及三个或更多个计数器设置为单元时，基于来自该三个 或更多个比较器的比较结果以及该三个或更多个计数器中的一个计数器的第 一位和第二位的值，向该三个或更多个计数器中的该一个计数器的第一至第 三位均力口 1。
14. 一种用于固态图像拾取器件的信号处理方法，其中，在对包含如下部分的所述固态图像拾取器件执行信号处理时，多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转 换元件的单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较 器用于将经由对应 一根垂直信号线而从对应 一个所述单元像素输出的模拟信 号与类似斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相 对应的时间信息的比较结果输出；以及计数器，其均用来基于从对应一个所述比较器输出的时间信息，执 行用于以半个时钟周期向最低有效位加1的计数操作，以便将得到的计数值 输出为与对应 一个模拟信号的大小相对应的数字信号，在加法模式的阶段中，将分别与两个像素列对应的两个比较器和两个计 数器设置为单元，当来自该两个比较器的比较结果均具有第一逻辑时，每半 个时钟周期向该两个计数器中的一个计数器的第二位加1，当来自该两个比 较器的比较结果之一具有第一逻辑时，每一个时钟周期向该一个计数器的第 一位加1,而当来自该两个比较器的比较结果均具有第二逻辑时，不向该一 个计数器的第二位加1。
15. —种用于固态图像拾取器件的信号处理方法， 其中，在对包含如下部分的所述固态图像拾取器件执行信号处理时， 多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转 换元件的单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较 器用于将经由对应一根垂直信号线而从对应一个所述单元像素输出的模拟信 号与类似斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相 对应的时间信息的比较结果输出；以及计数器，其均用来基于从对应一个所述比较器输出的时间信息，执 行用于以半个时钟周期向最低有效位加1的计数操作，以便将得到的计数值 输出为与对应 一 个模拟信号的大小相对应的数字信号，在加法模式的阶段中，将分別与两个像素列对应的两个比较器和两个计 数器设置为单元，当来自该两个比较器的比较结果均具有第一逻辑时，促使 与该两个计数器中的 一个计数器的第 一位相对应的计数部分以半个时钟周期 执行计数，当来自该两个比较器的比较结果之一具有第一逻辑时，促使与该 两个计数器中的该一个计数器的第 一位相对应的计数部分以 一个时钟周期执 行计数，而当来自该两个比较器的比较结果均具有第二逻辑时，促使与该两 个计数器中的该一个计数器的第一位相对应的计数部分停止计数。
16. —种图像拾取装置，包含 固态图像拾取器件；以及光学系统，用于使入射光在所述固态图像拾取器件的成像区域上成像， 所述固态图像拾取器件包括多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转 换元件的单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较 器用于将经由对应 一根垂直信号线而从对应 一个所述单元像素输出的模拟信 号与类似斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相 对应的时间信息的比较结果输出，计数器，其均用来基于从对应一个所述比较器输出的时间信息，执 行用于以一个时钟周期向最低有效位加1的计数操作，以便将得到的计数值 输出为与对应一个模拟信号的大小相对应的数字信号，以及控制部分，其用于以如下的方式执行控制在加法模式的阶段中， 将分别与两个像素列对应的两个比较器和两个计数器设置为单元，当来自该 两个比较器的比较结果均具有第一逻辑时，向该两个计数器中的一个计数器 的第二位加1,当来自该两个比较器的比较结果之一具有第一逻辑时，向该 一个计数器的第一位加1,而当来自该两个比较器的比较结果均具有第二逻 辑时，不向该一个计数器的第一位和第二位加1。
17. —种图像拾取装置，包含 固态图像拾取器件；以及光学系统，用于使入射光在所述固态图像拾取器件的成像区域上成像， 所述固态图像拾取器件包括多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转 换元件的单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较器用于将经由对应一根垂直信号线而从对应一个所述单元像素输出的模拟信 号与类似斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相 对应的时间信息的比较结果输出，计数器，其均用来基于从对应一个所述比较器输出的时间信息，执 行用于以一个时钟周期向最低有效位加1的计数操作，以便将得到的计数值 输出为与对应 一个模拟信号的大小相对应的数字信号，以及控制部分，其用于控制是否当在加法模式的阶段中将分别与三个或 更多个像素列对应的三个或更多个比较器以及三个或更多个计数器设置为单 元时，基于来自该三个或更多个比较器的比较结果以及该三个或更多个计数 器中的一个计数器的第一位和第二位的值，向该三个或更多个计数器中的该 一个计数器的第一至第三位均加1。
18. —种图像拾取装置，包含 固态图像拾取器件；以及光学系统，用于使入射光在所述固态图像拾取器件的成像区域上成像，所述固态图像拾取器件包括多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转 换元件的单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较 器用于将经由对应一根垂直信号线而从对应一个所述单元像素输出的模拟信 号与类似斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相 对应的时间信息的比较结果输出，计数器，其均用来基于从对应一个所述比较器输出的时间信息，执 行用于以半个时钟周期向最低有效位加1的计数操作，以便将得到的计数值 输出为与对应一个模拟信号的大小相对应的数字信号，以及控制部分，其用于以如下的方式执行控制在加法模式的阶段中， 将分别与两个像素列对应的两个比较器和两个计数器设置为单元，当来自该 两个比较器的比较结果均具有第一逻辑时，每半个时钟周期向该两个计数器 中的一个计数器的第二位加1，当来自该两个比较器的比较结果之一具有第 一逻辑时，每一个时钟周期向该一个计数器的第一位加1，而当来自该两个 比较器的比较结果均具有第二逻辑时，不向该一个计数器的第二位加1。
19. 一种图像拾取装置，包含 固态图像拾取器件；以及光学系统，用于使入射光在所述固态图像拾取器件的成像区域上成像，所述固态图像拾取器件包括多个比较器，其被提供给具有以矩阵形式布置的、包含相应光电转 换元件的单元像素的像素阵列部分，以便分别对应于像素列，每个所述比较 器用于将经由对应一根垂直信号线而从对应一个所述单元像素输出的模拟信 号与类似斜坡的基准信号相比较，以便将包含与对应一个模拟信号的大小相 对应的时间信息的比较结果输出，计数器，其均用来基于从对应一个所述比较器输出的时间信息，执 行用于以半个时钟周期向最低有效位加1的计数搡作，以便将得到的计数值 输出为与对应一个模拟信号的大小相对应的数字信号，以及控制部分，其用于以如下的方式执行控制在加法模式的阶段中， 将分别与两个像素列对应的两个比较器和两个计数器设置为单元，当来自该 两个比较器的比较结果均具有第 一逻辑时，促使与该两个计数器中的 一个计 数器的第一位相对应的计数部分以半个时钟周期执行计数，当来自该两个比 较器的比较结果之一具有第一逻辑时，促使与该两个计数器中的该一个计数 器的第 一位相对应的计数部分以一个时钟周期执行计数，而当来自该两个比 较器的比较结果均具有第二逻辑时，促使与该两个计数器中的该一个计数器 的第一位相对应的计数部分停止计数。
全文摘要
公开了固态图像拾取器件及其信号处理方法和图像拾取装置。该固态图像拾取器件包含比较器；计数器以及用于以如下方式执行控制的控制部分在加法模式的阶段中，将分别与两个像素列对应的两个比较器和两个计数器设置为单元，当来自该两个比较器的比较结果均具有第一逻辑时，向该两个计数器中的一个计数器的第二位加1，当来自该两个比较器的比较结果之一具有第一逻辑时，向该一个计数器的第一位加1，而当来自该两个比较器的比较结果均具有第二逻辑时，不向该一个计数器的第一位和第二位加1。
文档编号H04N5/374GK101610366SQ200910146219
公开日2009年12月23日 申请日期2009年6月22日 优先权日2008年6月20日
发明者岩佐拓, 绪方怜史 申请人:索尼株式会社