专利名称：基于bpsk/qpsk/8qam调制信号的盲分离装置的制作方法
技术领域：
本发明涉及一种基于BPSK/QPSK/8QAM调制信号的盲分离装置，属于信号盲分离技术领域。
背景技术：
盲分离是在信源S未知的情况下，通过接收到的混合信号X来进行相互独立的源信号的分离。现实中通信信号不仅带有干扰信号，而且会与多路相同或不同调制方式的信号混合传输加大了接收装置信号处理的难度。目前信号盲分离领域中的盲分离装置只是针对两路音频混合信号处理，却没有支持对两路通信信号与干扰信号的处理。例如，中国发明专利申请公开了 “一种连续处理式混合音频盲分离装置”(专利公开号为CN101009950)，该装置主要由机壳和内置电路板以及喇叭音箱共同连接构成，由通道1与通道2分别接收两种混合音频信号，经隔直，滤波，送入放大器，然后进行混合音频信号的编解码与模数转换，在数字信号处理器的控制下，对混合音频信号进行分离处理，变成两种独立的数字音频信号，最终通过模数转换以及滤波处理，将两种模拟音频信号从模拟信号输出端输出。但是，该装置在两路通信信号与带干扰的信号混合的条件下，却对混合通信信号不能进行相互独立源信号分离，换言之，该装置不能在去除干扰信号的同时分离出独立的通信信号。
发明内容
本发明的目的在于针对已有技术中存在的不足，提供一种基于BPSK/QPSK/8QAM 调制信号的盲分离装置，该装置将接收到的混合信号进行盲分离处理，不仅能去除干扰信号，提高通信质量，而且能对两路混合通信信号进行分离。为了达到上述的发明目的，本发明采用以下技术方案
一种基于BPSK/QPSK/8QAM调制信号的盲分离装置，它包括采集混合通信信号的射频前端处理单元1、数字信号处理器3、时序和控制单元12、第一片外数据存储器9a、第二片外数据存储器9b、FLASH存储器10、输出缓冲器4、现场可编程门阵列FPGA单元5、视频输出单元7、一个IXD液晶显示屏8、信号输出单元6、JTAG接口 11、输入缓冲器2，其特征在于， 上述采集混合通信信号的射频前端处理单元1的输出端经输入缓冲器2与数字信号处理器 3相连；数字信号处理器3的输出经输出缓冲器4分别与现场可编程门阵列FPGA单元5和信号输出单元6相连，现场可编程门阵列FPGA单元5的输出端与视频输出单元7相连；视频输出单元7输出端与LCD液晶显示8相连，数字信号处理器3分别与第一片外数据存储器9a、第二片外数据存储器9b、FLASH存储器10和装置调制用的JTAG接口 11 ；时序和控制单元12分别与射频前端处理单元1、输入缓冲器2、第一片外数据存储器9a、第二片外数据存储器9b、FLASH存储器10、输出缓冲器4、现场可编程门阵列FPGA单元5、视频输出单元7和数字信号处理器3相连接。上述的射频前端处理单元1包括两根天线101、带通滤波器102、射频芯片103，两根天线101与带通滤波器102连接，带通滤波器102与芯片103连接，该射频前端处理单元 1用于接收信号的滤波，混频，放大，模数转换后生成基带信号，基带信号从输入缓冲器2经 IO 口传至数字信号处理器3。上述的时序和控制单元12为EPM3U8ATC100芯片，用于产生时钟和控制信号。上述数字信号处理器3为芯片型号TMS320DM642的处理器，该数字信号处理器3 用于接收来自时序和控制单元12产生的时钟和控制射频前端处理单元1的基带信号、第一片外数据存储器9a的基带信号、第二片外数据存储器9b的基带信号、现场可编程门阵列 FPGA单元5的基带信号、FLASH存储器10的基带信号，进行去噪和聚类将混合信号进行信号的分离。上述的第一片外数据存储器9a、第二片外数据存储器9b分别为M48LC4M32B2型存储器，两块MT48LC4M32B2型存储器分别与芯片型号为TMS320DM642处理器3相连。第一片外数据存储器9a、第二片外数据存储器9b用于存放接收到的基带信号和经过数字信号处理器3盲分离处理得到的数据。上述的FLASH存储器10为AiC9LV400型存储器，该FLASH存储器10用于存放信
号盲分离算法程序。上述的现场可编程门阵列FPGA单元5与视频输出单元7连接，现场可编程门阵列 FPGA单元5用于控制视频的显示和增强视频图像的清晰度。上述中的视频输出单元7为SAA7105H型的视频解码器，视频输出单元7与现场可编程门阵列FPGA单元5相连。视频输出单元7与外围视频设备、IXD液晶显示屏8相连。本发明的一种基于BPSK/QPSK/8QAM调制信号的盲分离装置与现有技术相比，具有如下显而易见的实质性特点和显著优点该装置的射频前端处理单元1由两个保持距离的天线对混合信号进行采集，将接收的混合信号转变为基带信号，利用时序和控制单元将接收的信号同步进行去噪，能对干扰信号进行滤除，然后，通过IO 口将数据传输给数字信号处理器3，根据通信信号各种调制方式的特征进行信号的聚类，实时地估算出原始信号源的个数并且分离两路混合通信信号。
图1为本发明的一种基于BPSK/QPSK/8QAM调制信号的盲分离装置实施例的装置的示意图2为图1中射频前端单元1的电路框图； 图3为图1中时序和控制单元12的电路框图； 图4为图1中数字信号处理器3的电路框图5为图1中第一片外数据存储器9a、第二片外数据存储器9b的电路框图； 图6为图1中现场可编程门阵列FPGA单元5的电路框图； 图7为图1中视频输出单元7的电路框图。
具体实施例方式下面结 合附图和具体实施方式
对发明的优选实施例作进一步详细说明。如图1所示，本发明的一种基于BPSK/QPSK/8QAM调制信号的盲分离装置，它包括采集混合通信信号的射频前端处理单元1、数字信号处理器3、时序和控制单元12、第一片外数据存储器9a、第二片外数据存储器9b、FLASH存储器10、输出缓冲器4、现场可编程门阵列FPGA单元5、视频输出单元7、一个IXD液晶显示屏8、信号输出单元6、JTAG接口 11、 输入缓冲器2，其特征在于，上述采集混合通信信号的射频前端处理单元1的输出端经输入缓冲器2与数字信号处理器3相连；数字信号处理器3的输出经输出缓冲器4分别与现场可编程门阵列FPGA单元5和信号输出单元6相连，现场可编程门阵列FPGA单元5的输出端与视频输出单元7相连；视频输出单元7输出端与IXD液晶显示8相连，数字信号处理器 3分别与第一片外数据存储器9a、第二片外数据存储器9b、FLASH存储器10和装置调制用的JTAG接口 11 ；时序和控制单元12分别与射频前端处理单元1、输入缓冲器2、第一片外数据存储器9a、第二片外数据存储器9b、FLASH存储器10、输出缓冲器4、现场可编程门阵列FPGA单元5、视频输出单元7和数字信号处理器3相连接。上述的射频前端处理单元1包括两根天线101、带通滤波器102、射频芯片103，两根天线101与带通滤波器102连接，带通滤波器102与芯片103连接。上述射频前端处理单元1用于接收信号的滤波，混频，放大，模数转换后生成基带信号，基带信号从输入缓冲器2 经IO 口传至数字信号处理器3。上述带通滤波器102的型号为FBPF420-120，其中心频率为420MHz。射频芯片13的型号为nRF24LEl。如图2所示，带通滤波器102的型号为FBPF420-120，其中心频率为420MHz。射频芯片13的型号为riRF24LEl，其输出经输入缓冲器2与数字信号处理器3相连。如图3所示，上述的时序和控制单元12为EPM3128ATC100芯片，用于产生时钟和控制信号。上述数字信号处理器3为芯片型号TMS320DM642的处理器，该数字信号处理器3 用于接收来自时序和控制单元12产生的时钟和控制射频前端处理单元1的基带信号、第一片外数据存储器9a的基带信号、第二片外数据存储器9b的基带信号、现场可编程门阵列 FPGA单元5的基带信号、FLASH存储器10的基带信号，进行去噪和聚类将混合信号进行信号的分离。如图4所示，数字信号处理器3的芯片型号为TMS320DM642，其主频可达600MHz， 其地址总线为TEA
，数据总线为TED
。TMS320DM642处理器的地址总线 TEA[3-22]连接 64bit 的 EMIF 接口，EMIF 为英文 External Memory Interface 的缩写，其中文译名为外部存储器接口。EMIF接口的地址总线EA[3-22]，数据总线TED
与EMIF 接口的数据总线EDW-63]相连接，EMIF 口的地址总线EA[3-22]和数据总线TED
分别连接片外数据存储器9a，9b的地址线和数据线。上述的第一片外数据存储器9a、第二片外数据存储器9b分别为MT48LC4M32B2型存储器，两块MT48LC4M32B2型存储器分别与芯片型号为TMS320DM642处理器3相连。第一片外数据存储器9a、第二片外数据存储器9b用于存放接收到的基带信号和经过数字信号处理器3盲分离处理得到的数据。
上述的FLASH存储器10为AM29LV400型存储器，该FLASH存储器10用于存放信
号盲分离算法程序。如图5所示，FLASH存储器10的芯片型号为AM29LV400，其数据总线PD
连接芯片型号为TMS320DM642的数字信号处理器3数据线，地址总线PA连接
TMS320DM642处理器3的地址线。两块片外存储器9a、9b的数据总线DQ W-31]与EMIF 口 ^ ED
相连，地址总线A
，BA W-1]与EMIF 口的地址线EA [3-22]连接。在系统程序下载的时候，程序代码通过地址线PAW-19]，经数据总线PDW-7]下载到FLASH存储器 10中。上述的现场可编程门阵列FPGA单元5与视频输出单元7连接，现场可编程门阵列 FPGA单元5用于控制视频的显示和增强视频图像的清晰度。如图6所示，现场可编程门阵列FPGA单元5采用的型号为XC2S300E-7TQ208C，其地址总线DC_A[3-22]与EMIF 口的地址线EA[3-22]相连。数据总线DC_D
与EMIF 口的数据线EDW-63]连接。连接视频输出单元7的引脚为BK2_1 [1-17]。上述视频输出单元7与现场可编程门阵列FPGA单元5相连。视频输出单元7与外围视频设备、LCD液晶显示屏8相连。现场可编程门阵列FPGA单元5将会控制视频输出单元7输出盲分离后的信号特征的散点分布图。如图7所示，视频输出单元7为SAA7105H型的视频解码器，其引脚PDW-11]与现场可编程门阵列FPGA单元5的引脚BK2_1 [1-17]相连。通过引脚BLUE_CB_CVBS，GREEN_ VBS_CVBS, RED_CR_CCVBS 与 LCD 液晶显示屏 8 相连。上述装置调试用的JTAG接口 11为一个14针的插针接口。用于对数字信号处理器3进行程序的仿真与调试。参照图1 图7，本发明的一种基于BPSK/QPSK/8QAM调制信号的盲分离装置的工作过程为
射频前端处理单元1其中一端与两路无线混合信号输入相连，另一端与输入缓冲器2 相连。数字信号处理器3分别与片外数据存储器9a、9b，FLASH存储器10，装置调制用的 JTAG接口 11和输出缓冲器4相连接。输出缓冲器4的输出端分别与信号输出单元6和现场可编程门阵列FPGA单元5相连，视频输出单元7的一端与现场可编程门阵列FPGA单元5 相连，另一端与IXD液晶显示屏8相连。时序和控制单元12与射频前端处理单元1，第一、 第二片外数据存储器9a、9b，FLASH存储器10，现场可编程门阵列FPGA单元5，视频输出单元7相连。在时序和控制单元12产生的时钟信号和控制信号作用下，两路无线混合信号进入射频前端处理单元1，同步进行滤波、放大、下变频、模数转换处理，然后经输入缓冲器2 进入数字信号处理器3实现信号的去噪，独立信源个数的估计，信号的聚类以及信号的分离。信号分离完成后，将会输入到输出缓冲器4中。接着输出缓冲器4会分别将数据输入到现场可编程门阵列FPGA单元5与信号输出单元6。通过现场可编程门阵列FPGA单元5 控制视频输出单元7，将信号聚类后的散点图显示在LCD液晶显示屏8中。
射频前端处理单元1主要是将接收的混合信号转变为基带信号，为后续数字处理器3的信号盲分离算法处理提供方便。数字信号处理器3是根据混合信号不同调制方式的特征进行混合信号的分离。第一、第二片外数据存储器9a、9b存放数字信号处理器3传送过来的盲分离算法处理过程中的中间数据以及信号分离后散点图的位置信息。时序和控制单元12为数字信号处理器3及其他外围设备提供时钟和控制信号，为了使各个单元协同工作。现场可编程门阵列FPGA单元5主要任 务是控制视频输出单元7。视频输出单元7主要是对视频信号的解码。电源单元提供系统所需的各种电源信号。JTAG接口 11的作用是对存放于FLASH存储器10中的程序进行仿真与调试。
权利要求
1.一种基于BPSK/QPSK/8QAM调制信号的盲分离装置，它包括采集混合通信信号的射频前端处理单元1、数字信号处理器3、时序和控制单元12、第一片外数据存储器9a、第二片外数据存储器9b、FLASH存储器10、输出缓冲器4、现场可编程门阵列FPGA单元5、视频输出单元7、一个IXD液晶显示屏8、信号输出单元6、JTAG接口 11、输入缓冲器2，其特征在于， 上述采集混合通信信号的射频前端处理单元1的输出端经输入缓冲器2与数字信号处理器 3相连；数字信号处理器3的输出经输出缓冲器4分别与现场可编程门阵列FPGA单元5和信号输出单元6相连，现场可编程门阵列FPGA单元5的输出端与视频输出单元7相连；视频输出单元7输出端与LCD液晶显示8相连，数字信号处理器3分别与第一片外数据存储器9a、第二片外数据存储器9b、FLASH存储器10和装置调制用的JTAG接口 11 ；时序和控制单元12分别与射频前端处理单元1、输入缓冲器2、第一片外数据存储器9a、第二片外数据存储器9b、FLASH存储器10、输出缓冲器4、现场可编程门阵列FPGA单元5、视频输出单元7和数字信号处理器3相连接。
2.根据权利要求1所述的一种基于BPSK/QPSK/8QAM调制信号的盲分离装置，其特征在于，上述的射频前端处理单元1包括两根天线101、带通滤波器102、射频芯片103，两根天线 101与带通滤波器102连接，带通滤波器102与芯片103连接，该射频前端处理单元1用于接收信号的滤波，混频，放大，模数转换后生成基带信号，基带信号从输入缓冲器2经IO 口传至数字信号处理器3。
3.根据权利要求1所述的一种基于BPSK/QPSK/8QAM调制信号的盲分离装置，其特征在于，上述的时序和控制单元12为EPM3U8ATC100芯片，用于产生时钟和控制信号。
4.根据权利要求1所述的一种基于BPSK/QPSK/8QAM调制信号的盲分离装置，其特征在于，上述数字信号处理器3为芯片型号TMS320DM642的处理器，该数字信号处理器3用于接收来自时序和控制单元12产生的时钟和控制射频前端处理单元1的基带信号、第一片外数据存储器9a的基带信号、第二片外数据存储器9b的基带信号、现场可编程门阵列FPGA单元5的基带信号、FLASH存储器10的基带信号，进行去噪和聚类将混合信号进行信号的分1 O
5.根据权利要求1所述的一种基于BPSK/QPSK/8QAM调制信号的盲分离装置，其特征在于，上述的第一片外数据存储器9a、第二片外数据存储器9b分别为M48LC4M32B2型存储器，两块MT48LC4M32B2型存储器分别与芯片型号为TMS320DM642处理器3相连，第一片外数据存储器9a、第二片外数据存储器9b用于存放接收到的基带信号和数字信号处理器3 盲分离处理得到的数据。
6.根据权利要求1所述的一种基于BPSK/QPSK/8QAM调制信号的盲分离装置，其特征在于，上述的FLASH存储器10为AiC9LV400型存储器，该FLASH存储器10用于存放信号盲分离算法程序。
7.根据权利要求1所述的一种基于BPI/QPSK/8QAM调制信号的盲分离装置，其特征在于，上述的现场可编程门阵列FPGA单元5与视频输出单元7连接，现场可编程门阵列FPGA 单元5用于控制视频的显示和增强视频图像的清晰度。
8.根据权利要求1所述的一种基于BPSK/QPSK/8QAM调制信号的盲分离装置，其特征在于，上述中的视频输出单元7为SAA7105H型的视频解码器，视频输出单元7与现场可编程门阵列FPGA单元5相连，视频输出单元7与外围视频设备、IXD液晶显示屏8相连。
全文摘要
本发明公开了一种基于BPSK/QPSK/8QAM调制信号的盲分离装置，它的射频前端处理单元1经输入缓冲器2与数字信号处理器3相连，数字信号处理器3经输出缓冲器4分别与现场可编程门阵列FPGA单元5和信号输出单元6相连，现场可编程门阵列FPGA单元5与视频输出单元7相连，视频输出单元7与LCD液晶显示8相连，时序和控制单元12分别与射频前端处理单元1、输入缓冲器2、第一片外数据存储器9a、第二片外数据存储器9b、FLASH存储器10、输出缓冲器4、现场可编程门阵列FPGA单元5、视频输出单元7和数字信号处理器3连接。该装置不仅能去除干扰信号，提高通信质量，而且能对两路混合通信信号进行分离。
文档编号H04L25/03GK102404261SQ201110166740
公开日2012年4月4日 申请日期2011年10月8日 优先权日2011年10月8日
发明者倪丽佳, 周光荣, 方勇, 王冬靓, 裴蓓 申请人:上海大学