光电转换装置和成像系统的制作方法
【专利摘要】公开了光电转换装置和成像系统。光电转换装置包括：布置成多列的多个像素；对应于各列设置的多个比较器；参考信号生成单元，配置成将参考信号供给到多个比较器；计数器，配置成与第一时钟信号同步地生成包括多个比特的计数信号；同步单元，配置成使所述多个比特与第二时钟信号同步以生成同步后的计数信号，并且输出生成的同步后的计数信号；和对应于各个比较器设置的多个存储器，所述存储器中的每个存储器被配置成响应于比较器中的相应一个比较器的输出的变化来存储同步后的计数信号。
【专利说明】光电转换装置和成像系统
【技术领域】
[0001 ] 本公开涉及光电转换装置和成像系统。
【背景技术】
[0002]已知一种固态图像传感器，其中为包括布置成矩阵的像素的像素阵列中的各列，设置模数(AD)转换器。日本专利申请公开N0.2011-166197讨论了一种技术，其中每个AD转换器包括计数器电路,彼此异相(out of phase)的多个时钟信号被提供给每个计数器。为了减小每个时钟信号中的占空偏差(duty deviation),在日本专利申请公开N0.2011-166197中讨论的技术采用设置在时钟信号的传输单元中的、包括其中串联连接多个中继缓冲器(repeat buffer)的主传输线路和其中串联连接多个中继缓冲器的副传输线路的结构。在这样的结构中，副传输线路是自主传输线路的分支。
[0003]然而，在日本专利申请公开N0.2011-166197中讨论的结构不能把时钟信号中的占空偏差抑制到足够的水平。
[0004]此外，其中多个AD转换器共用计数器电路的结构也可能导致占空偏差的问题。
[0005]解决上述问题至少之一是有益的。
【发明内容】
[0006]按照本发明的一方面，一种光电转换装置，包括:布置成多列的多个像素；对应于各个列设置的多个比较器；参考信号生成单元，配置成将参考信号供给到多个比较器；计数器，配置成与第一时钟信号同步地生成包括多个比特的计数信号；同步单元，配置成使所述多个比特与第二时钟信号同步以生成同步后的计数信号，并且输出生成的同步后的计数信号；和对应于各个比较器设置的多个存储器，所述存储器中的每个存储器被配置成响应于比较器中的相应一个比较器的输出的变化来存储同步后的计数信号。
[0007]按照本发明的另一方面，一种光电转换装置，包括:布置成多列的多个像素；对应于各个列设置的多个比较器；参考信号生成单元，配置成将参考信号供给到多个比较器；对应于各个比较器设置的多个数字信号生成单元；时钟信号生成单元，配置成生成彼此异相的多个时钟信号；和同步单元，配置成使多个时钟信号与第二时钟信号同步以生成多个同步后的时钟信号，并且输出生成的同步后的时钟信号。多个数字信号生成单元中的每个数字信号生成单元包括:配置成响应于多个同步后的时钟信号来进行计数操作的计数器。
[0008]参考附图，根据实施例的以下说明，本发明的其它特征将变得清楚。
【专利附图】
【附图说明】
[0009]图1图解说明光电转换装置的结构。
[0010]图2图解说明光电转换装置的一部分的结构。
[0011]图3是图解说明光电转换装置的操作的时序图。
[0012]图4图解说明计数器的结构。[0013]图5图解说明异或(EXOR)电路的结构。
[0014]图6是图解说明EXOR电路的操作的时序图。
[0015]图7是说明格雷码计数器电路的占空偏差的时序图。
[0016]图8图解说明同步单元的结构。
[0017]图9是说明计数器的操作的时序图。
[0018]图10图解说明选择单元的结构。
[0019]图1lA和图1lB是说明二进制码计数器电路中的占空偏差的示图。
[0020]图12图解说明光电转换装置的结构。
[0021]图13图解说明同步后的计数信号的传输路径的结构。
[0022]图14图解说明光电转换装置的结构。
[0023]图15图解说明光电转换装置的一部分的结构。
[0024]图16是图解说明数字信号生成单元的操作的时序图。
[0025]图17图解说明成像系统的结构。
【具体实施方式】
[0026]图1是图解说明按照第一实施例的光电转换装置的结构的方框图。光电转换装置包括像素阵列1、读取单元组2、比较单元组3、存储单元组4、参考信号生成单元5、计数器
6、选择单元7和同步单元8。
[0027]像素阵列I包括布置成多列的多个像素。读取单元组2包括对应于像素阵列I中的各列设置的多个读取单元。比较单元组3包括对应于各个读取单元设置的多个比较器。存储单元组4包括对应于各个比较器设置的多个存储单元。响应于斜坡使能信号RAMP_EN的输入，参考信号生成单元5输出具有随时间变化的信号电平的参考信号。响应于计数使能信号CNT_EN，计数器6计数第一时钟信号CLKl，并输出M比特计数信号。选择单元7有选择地把从计数器6输出的计数信号和M比特数字数据9之一输出给同步单元8。数字数据9是从数据供给单元(未示出)提供的。同步单元8使从选择单元7输出的M比特信号与第二时钟信号CLK2同步，并输出同步后的计数信号。以来自比较单元中的一个相应比较单元的输出的变化作为触发，各列中的存储单元存储来自同步单元8的输出。
[0028]图2是图解说明布置在各列之一中的像素阵列1、读取单元组2和比较单元组3的结构例子的方框图。像素阵列I包括连接到单个读取单元22的多个像素21。读取单元22例如包括恒流源23和放大器24。如果像素21包括放大晶体管，那么恒流源23和放大晶体管共同构成源极跟随器电路。放大器24可以是如图2中图解所示的、向从像素21输出的信号提供-A倍增益的反相放大电路，或者可以是提供正增益的非反相放大电路。可替代地，放大器24可以是只进行缓冲的缓冲电路。读取单元22还可包括用于降低包含在从像素21输出的信号中的噪声分量的降噪电路。放大器24的输出作为读取单兀22的输出，被提供给比较器25。
[0029]图3是说明在图1中图解所示的光电转换装置的操作的时序图。为了简化说明，用十进位记数法表示从计数器6输出的计数信号的值，不过实际上，计数信号作为M比特信号被输出。此外，在跨时刻tl到时刻t3的时段期间，选择单元7被设定成把从计数器6输出的计数信号提供给存储单元组4。[0030]在时刻tl之前，读取单元组2把待转换成数字信号的模拟信号提供给比较单元组
3。在时刻tl，斜坡使能信号RAMP_EN和计数使能信号CNT_EN各自变成高电平。从而，参考信号生成单元5的输出开始随时间变化，计数器6开始第一时钟信号CLKl的计数操作。按照本实施例，第一时钟信号CLKl每次上升时，计数值被递增。参考信号可随时间线性变化，或者可以阶梯式地变化。
[0031]当读取单元22的输出和参考信号之间的电平关系在时刻t2被逆转时，比较器25的输出从高电平变成低电平，并且存储单元此时存储计数信号。此时存储的计数信号是与从读取单元22输出的模拟信号对应的数字信号。
[0032]之后，参考信号的电平继续变化，直到时刻t3为止，随后参考信号的输出被复位。
[0033]如果待转换的模拟信号不在允许AD转换的动态范围内，那么比较器25的输出不变化，直到时刻t3为止。在这种情况下，在时刻tl之前的时间点的数据被存储在该列的存储单元中，结果导致异常值。从而，在时刻t3之后，控制选择单元7把数字数据9，而不是计数信号提供给存储单元，从而数字数据9被存储在存储单元中。数字数据9具有预定值，例如是与允许AD转换的最大值对应的数字信号。
[0034]之后，存储在存储单元组4中的数字信号经由列选择单元(未示出)，被输出给下一级电路。
[0035]作为计数器6的结构例子，图4中图解说明进行从Gr [O]到Gr [M_l]的M比特输出的格雷码计数器电路的结构。格雷码计数器电路包括M比特二进制计数器电路41和M个异或(EXOR)电路42。二进制计数器电路41响应于第一时钟信号CLKl的输入，进行计数操作。除了输出最高有效位Gr[M-l]的EXOR电路42以外，格雷码计数器电路中的每个EXOR电路42把二进制计数器电路41的输出中的相邻两个比特的输出作为输入，并输出一个比特。更具体地，EXOR电路42把二进制计数器电路41的输出B [η]和Β[η+1]作为输入，并生成格雷码计数器电路的输出Gr[n](这里，η是自然数)。输出最高有效位Gr[Μ-1]的EXOR电路42被连接到输出Β[Μ-1]和地(GND)。
[0036]以最低有效位Gr [O]为例，图5中图解说明EXOR电路42的结构。EXOR电路42包括反相器电路单元51和开关电路单元52。反相器电路单元51包括2个反相器电路，当收到信号Β[0]和B[l]时,这两个反相器电路分别输出反相信号Bb[0]和Bb[l]。
[0037]开关电路单元52包括4个开关单元SW(Tl)?SW(T4)。在开关单元SW(Tl)中，串联连接通过反相信号Bb [O]控制的负沟道金属氧化物半导体(NMOS)晶体管和通过反相信号Bb[l]控制的另一个NMOS晶体管。在开关单元SW(T2)中，串联连接通过反相信号Bb[O]控制的正沟道金属氧化物半导体(PMOS)晶体管和通过信号B [I]控制的另一个PMOS晶体管。在开关单元SW(T3)中，串联连接通过信号B[0]控制的PMOS晶体管和通过反相信号Bb[l]控制的另一个PMOS晶体管。在开关单元SW(T4)中，串联连接通过信号B [O]控制的NMOS晶体管，和通过信号B [I]控制的另一个NMOS晶体管。
[0038]在开关单元SW(Tl)?SW(T4)之中，开关单元SW(T3)和开关单元SW(Tl)被串联连接，它们的共用节点被连接到EXOR电路42的输出节点Gr [O]。类似地，开关单元SW(T2)和开关单元SW(T4)被串联连接，它们的共用节点被连接到EXOR电路42的输出节点Gr [O]。
[0039]随后，将参考图6说明EXOR电路42的操作。在反相电路单元51中的每个反相器电路中生成的延迟用At表示。[0040]二进制计数器电路41的输出B [O]和B [I]以作为输出B [O]的频率的一半的频率变化。现将说明在每个时段Tl?T4中的输出B [O]和B [I]的状态。
[0041]在时段Tl中，输出B[0]和B[l]都处于低电平。此时，反相信号Bb[0]和Bb[l]都处于高电平，开关单元SW(Tl)被导通。从而，EXOR电路42的输出Gr [O]处于低电平。
[0042]在时段T2中，输出B [O]变成高电平，输出B [I]仍然处于低电平。随同输出B [O]的跳变，反相信号Bb[0]变成低电平，不过反相信号Bb [O]的该跳变被延迟由反相器电路引起的延迟时间At。由于在时段T2中，开关单元SW (T2)被导通，因此EXOR电路42的输出Gr [O]以相对于信号B[0]的跳变的延迟时间At变成高电平。
[0043]在时段T3中，输出B[0]变回低电平，而输出B[l]变成高电平。反相信号Bb[0]和Bb[l]各自以相对于输出B[0]和B[l]的跳变的延迟时间At进行跳变。由于在时段T3中，开关单元SW(T3)被导通，因此EXOR电路42的输出Gr [O]保持在高电平。
[0044]在时段T4中，输出B[0]变成高电平，而输出B[l]仍然处于高电平。反相信号Bb [O]以相对于信号B[0]的跳变的延迟时间At进行跳变。由于在时段T4中，开关单元Sff (T4)被导通，因此EXOR电路42的输出Gr [O]变成低电平。
[0045]根据上面的说明可以理解，当进行从低电平到高电平的跳变时，EXOR电路42的输出Gr[0]被延迟At，但是当从高电平跳变到低电平时，不发生延迟。结果，输出Gr[0]处于高电平的持续时间小于输出Gr[0]处于低电平的持续时间，从而占空比不是50%。换句话说，发生占空偏差。
[0046]图7图解说明其中在4比特格雷码计数器电路中在每个比特中发生这种占空偏差的情况下的时序图。
[0047]当利用一个比特的上升沿和另一个比特的上升沿定义格雷码时，该码被保持正常的持续时间。在图7中，格雷码I和4对应于这种情况。类似地，当利用一个比特的下降沿和另一个比特的下降沿定义格雷码时，该码被保持正常的持续时间。在图7中，格雷码6对应于这种情况。
[0048]然而，当利用一个比特的下降沿和另一个比特的上升沿定义格雷码时，该码被保持比正常的持续时间长的持续时间。在图7中，格雷码0、3和7对应于这种情况。
[0049]同时，当利用一个比特的上升沿和另一个比特的下降沿定义格雷码时，该码被保持比正常的持续时间短的持续时间。在图7中，格雷码2和5对应于这种情况。
[0050]在格雷码计数器电路输出各自具有不同持续时间的格雷码的情况下，如果利用这些格雷码作为计数信号来进行AD转换，那么待转换的模拟信号和获得的数字信号之间的关系变成非线性的。换句话说，AD转换单元的线性度被降级，进而获得的图像的质量恶化。
[0051]于是，按照本实施例，使计数器6的输出与第二时钟信号CLK2同步，并且同步后的计数信号被提供给存储单元组4。
[0052]图8图解说明同步单元8的结构。同步单元8包括M个触发器101。共用的第二时钟信号CLK2和共用的复位信号RB被提供给各个触发器101。当复位信号RB处于低电平时，触发器101的输出被复位。格雷码Gi[0:M-l]的比特被分别给予触发器101的D端子。随后，触发器101的Q端子分别输出Go[0:M-l]，作为通过使对应的格雷码与第二时钟信号CLK2同步而获得的同步后的计数信号。
[0053]参考图9，并继续参考图8，说明计数器6的输出Gi [0:M-1]和同步后的计数信号Go[0:M-l]之间的关系。为了简化说明，第一和第二时钟信号CLKl和CLK2被假定同相，并且具有相同的频率。
[0054]计数器6的输出Gi[0:M-l]包括持续比正常的持续时间长的时间、或者持续比正常的持续时间短的时间被输出的格雷码，如上所述。然而，如果使计数器6的输出Gi[0:M-l]与时钟信号CLKl和CLK2的上升同步，那么能够获得其中每个代码具有相等持续时间的同步后的计数信号。把这种同步后的计数信号提供给存储单元组4使得能够抑制AD转换单元的线性度的降级。
[0055]同步单元8不仅能够减小计数信号的占空偏差，而且能够减小计数信号的相位偏差。图10是图解说明选择单元7中的比特之一的结构例子的电路图。
[0056]图10中图解所示的选择单元7包括被输入计数信号的系统和被输入数字数据的系统。在每个系统中设置包括NMOS晶体管91和PMOS晶体管92的互补金属氧化物半导体(CMOS)开关，这两个CMOS开关被构成使得通过信号SEL及其反相信号SELB排他地导通这两个CMOS开关的任一个。图1中省略信号SEL和反相信号SELB。如果由于例如制造时的工艺变化，NMOS晶体管91和PMOS晶体管92各自具有不同的驱动力，那么在从选择单元7输出的信号中，可能发生占空偏差。另外，如果在比特之间，占空偏差的量不同，那么在经由选择单元7输出的计数信号中的比特之间，可能发生相位偏差。因而，在如图1中图解所示的包括选择单元7的结构中，在选择单元7的下一级设置同步单元8使得能够减小可能是由选择单元7引起的占空偏差或者相位偏差。
[0057]按照本实施例，详细说明了其中计数器6是格雷码计数器的情况。可替代地，计数器6可以是例如二进制码计数器。
[0058]现在说明在二进制码计数器中发生的占空偏差的影响。图1lA是图解说明在3比特计数器中、在最低有效位(第一比特)中发生占空偏差并且高电平的持续时间较长的情况下的计数值的时序图。在第二比特和第三比特中未发生占空偏差，第二比特和第三比特以分别为其中未发生占空偏差的最低有效位的信号的频率的1/2和1/4的频率进行跳变。
[0059]在这种情况下，其中输出计数值2、4和6的各持续时间短于其中输出其它计数值的各持续时间。图1lB中图解说明包括在图1中图解所示的光电转换装置中的AD转换单元在上述条件下的输入/输出特性。水平轴对应于待转换的模拟信号，而垂直轴对应于已经过AD转换的数字信号。理想的输入/输出特性用实线表示，在发生图1lA中图解所示的占空偏差的情况下的输入/输出特性用虚线表示。用虚线表示的输入/输出特性偏离理想的输入/输出特性，这表明AD转换单元的线性度被降级。
[0060]如上所述，即使当使用二进制码计数器作为计数器6时，通过设置同步单元8，也能够减小占空偏差，并且能够抑制AD转换单元的线性度的降级。
[0061]按照本实施例，说明了其中选择单元7有选择地向同步单元8输出数字数据9或者从计数器6输出的计数信号的结构。可替代地，即使从该结构中省略了选择单元7和数字数据9，也能够减小计数信号的比特之间的占空偏差。
[0062]按照本实施例，说明了其中与第二时钟信号CLK2的上升沿同步地生成同步后的计数信号的例子。可替代地，可以利用第二时钟信号CLK2的下降沿，或者要与之同步的第二时钟信号CLK2的边沿可随比特而不同。
[0063]此外，尽管在上面的说明中，第一时钟信号CLKl和第二时钟信号CLK2彼此不同，不过，这两个时钟信号可以相同。第一时钟信号CLKl用于操作计数器6，从而如果第一时钟信号CLKl的频率被过度增大，那么计数器可能不正常工作。同时，第二时钟信号CLK2用于使计数信号同步，从而可被容易地设定成比第一时钟信号CLKl的频率高的频率。例如，第二时钟信号CLK2可具有为第一时钟信号CLKl的频率的2η倍(η是自然数)的频率。至于具体结构，可以设置分频器，通过把第二时钟信号CLK2分成1/(2η)而获得的时钟信号可被用作第一时钟信号CLKl。
[0064]如上所述，按照本实施例，能够减小占空偏差。
[0065]下面将关注与第一实施例的那些点不同的点，说明第二实施例。
[0066]图12是图解说明按照第二实施例的光电转换装置的结构的方框图。该结构与图1中图解所示的结构的不同之处在于还设置有第二同步单元124。按照本实施例，第二同步单元124进一步使从充当第一同步单元的同步单元8输出的同步后的计数信号与第二时钟信号CLK2同步，并输出所得的信号。
[0067]随着像素阵列I的列数的增大，用于传送从同步单元8输出的同步后的计数信号的配线相应地延长。从而，这些配线的寄生电阻和寄生电容也增大，这使同步后的计数信号中的占空偏差或者比特之间的相位偏差更易于发生。因而，借助和本实施例中一样的结构，即使像素阵列I中的列数增大，也能够减小同步后的计数信号的占空偏差。
[0068]也可考虑设置用于传送同步后的计数信号的中继缓冲器。图13图解说明用于传送从同步单元8输出的同步后的计数信号的I比特部分的路径的示例性结构。如图13中图解所示，充当中继缓冲器的中继器RPT设置在传输路径中，中继器RPT的输出作为同步后的计数信号被提供给存储单元组4。中继器RPT可由例如2级反相器形成，构成反相器的NMOS晶体管和PMOS晶体管之间的驱动力的变化可能导致发生比特之间的占空偏差或者比特之间的相位偏差。设置第二同步单元124使得能够减小由中继器RPT引起的占空偏差或者相位偏差。
[0069]按照本实施例，设置一个第二同步单元124。可替代地，也可设置多个第二同步单元 124。
[0070]参见图14，将关注与第一实施例的那些点不同的点，说明按照第三实施例的光电转换装置。
[0071]按照本实施例的光电转换装置包括代替存储单元组4的数字信号生成单元组130，和代替计数器6的时钟信号生成单元131。另外，在按照本实施例的光电转换装置中，第一同步单元132和第二同步单元133使从时钟信号生成单元131输出的时钟信号与第二时钟信号CLK2同步，并输出同步后的时钟信号。按照本实施例，时钟信号生成单元131接收第一时钟信号CLK1,并生成彼此异相的4个时钟信号。第一和第二同步单兀132和133各自可具有与图8中图解所示的结构类似的结构。不过，区别在于作为计数器6的输出、提供给每个触发器101的信号对应于从时钟信号生成单元131提供的时钟信号。
[0072]图15图解说明与像素阵列I中的一列对应的比较单元组3的一部分和数字信号生成单元组130的一部分。
[0073]数字信号生成单元134包括锁存和解码单元135及计数器136，锁存和解码单元135包括锁存电路和解码电路。锁存和解码单元135接收4个同步后的时钟信号CLKA?CLKD，和比较单元的输出，作为输入信号，锁存电路响应于比较单元的输出的变化，锁存同步时钟信号CLKA?CLKD。锁存的同步后的时钟信号CLKA?CLKD由解码电路解码，并作为解码值被输出。计数器136接收同步时钟信号CLKD和比较单元的输出，作为输入信号，并按照同步后的时钟信号CLKD，进行计数操作。当比较单元的输出改变时，计数器136停止计数操作，并存储此时的计数值。
[0074]图16是图解说明锁存和解码单元135及计数器136的示例性操作的时序图。同步后的时钟信号CLKA?CLKD彼此具有45°的相位差，并且各自具有相当于第一时钟信号CLKl中的8个周期的周期。
[0075]计数器136按照同步后的时钟信号CLKD，进行计数操作，而锁存和解码单元135接收同步后的时钟信号CLKA?CLKD。从而，尽管计数器136只具有单一计数，但锁存和解码单元135可具有8个输出。如果数字信号生成单元134只包括计数器136，那么即使比较器的输出在时刻tA或者在时刻tB发生变化，也只能够获得计数值“O”。不过，借助和本实施例中一样的结构，由于在时刻tA和时刻tB之间，锁存和解码单元135的输出不同，因此能够用更高的分辨率表现计数值“O”。
[0076]按照至此说明的本实施例，由于利用第一同步单元132，使时钟信号生成单元131生成的计数信号与第二时钟信号CLK2同步，因此能够减小时钟信号中的占空偏差或者相位偏差。因而，能够抑制相对于入射在光电转换装置上的光的量的、输出特性的线性度的降级。
[0077]按照本实施例，说明如下的结构。即，设置第二同步单元133。随后，第一同步单元132把同步后的时钟信号提供给数字信号生成单元134的一部分，第二同步单元133把同步后的时钟信号提供给数字信号生成单元134的另一部分。可替代地，从第一同步单元132输出的时钟信号可被提供给全部的数字信号生成单元134，或者第一同步单元132的输出可经由中继器被提供给数字信号生成单元组130。
[0078]按照本实施例，类似于上面说明的实施例，第二时钟信号CLK2的频率可被设定成比第一时钟信号CLKl的频率高的频率。第二时钟信号CLK2可具有为第一时钟信号CLKl的频率的2n倍的频率，和上面说明的实施例中一样，通过利用分频器，可以实现这样的关系。
[0079]此外，包括在每个数字信号生成单元134中的计数器136可以是二进制码计数器或者格雷码计数器。
[0080]下面说明本发明的第四实施例。图17示意地图解说明成像系统的结构。
[0081]成像系统1100例如包括光学单元1110、成像设备1101、信号处理单元1130、记录/通信单元1140、定时控制电路单元1150、系统控制电路单元1160和再现/显示单元1170。在前面的实施例中描述的光电转换装置100用作成像设备1101。例如，信号处理单元1130可具备设置在第二实施例中说明的光电转换装置100中的后级中的电路的功能。
[0082]包括诸如透镜之类的光学系统的光学单元1110被布置成将来自被摄体的光的图像形成到成像设备1101的其中二维布置多个像素的像素阵列上，从而形成被摄体的图像。成像设备1101按照来自定时控制电路单元1150的信号的定时，输出与已在像素阵列上成像的光对应的信号。
[0083]从成像设备1101输出的信号被输入到充当视频信号处理单元的信号处理单元1130，信号处理单元1130按照利用程序等定义的方法，对输入的电信号进行诸如校正之类的处理。通过信号处理单元1130的处理而获得的信号以图像数据的形式，被传送给记录/通信单元1140。记录/通信单元1140把用于形成图像的信号传送给再现/显示单元1170，使再现/显示单元1170再现和显示运动图像或静止图像。记录/通信单元1140响应于来自信号处理单元1130的信号，与系统控制电路单元1160通信，还把用于形成图像的信号记录到记录介质(未示出)中。
[0084]系统控制电路单元1160控制成像系统1100的全部操作，并控制光学单元1110、定时控制电路单元1150、记录/通信单元1140和再现/显示单元1170的驱动。此外，系统控制电路单元1160包括诸如记录介质之类的存储装置(未示出)，为控制成像系统1100的操作所必需的程序记录在存储装置上。系统控制电路单元1160还在成像系统1100内供给用于响应于例如用户操作切换驱动模式的信号。具体的例子包括改变要被读取或者复位的行，与电子变焦相关联地改变视角，和与电子图像稳定相关联地变动视角。
[0085]定时控制电路单元1150基于充当控制单元的系统控制电路单元1160的控制，控制成像设备1101和信号处理单元1130的驱动定时。
[0086]上面说明的实施例只是例子，在本发明的范围和精神内，可以适当地作出各种修改。
[0087]本发明的实施例也可用读出并执行记录在存储介质(例如，非临时性计算机可读存储介质)上的计算机可执行指令以完成本发明的一个或多个上述实施例的功能的系统或设备的计算机实现，和用由通过例如从存储介质读出并执行计算机可执行指令以完成一个或多个上述实施例的功能的系统或设备的计算机执行的方法实现。计算机可包括中央处理器(CPU)、微处理器(MPU)或者其它电路中的一个或多个，并且可包括独立的计算机或者独立的计算机处理器的网络。可从例如网络或者存储介质，把计算机可执行指令提供给计算机。例如，存储介质可包括硬盘、随机存取存储器(RAM)、只读存储器(ROM)、分布式计算系统的存储器、光盘(比如压缩光盘(⑶)、数字通用光盘(DVD)或者蓝光光盘(BD) ?)、闪存装置、存储卡等中的一个或多个。
[0088]尽管参考实施例，说明了本发明，不过应明白本发明并不局限于公开的实施例。所附权利要求的范围应被赋予最宽广的解释，以便包含所有这样的修改，以及等同的结构和功能。
【权利要求】
1.一种光电转换装置，包括: 布置成多列的多个像素； 对应于各个列设置的多个比较器； 参考信号生成单元，配置成将参考信号供给到多个比较器； 计数器，配置成与第一时钟信号同步地生成包括多个比特的计数信号； 同步单元，配置成使所述多个比特与第二时钟信号同步以生成同步后的计数信号，并且输出生成的同步后的计数信号；和 对应于各个比较器设置的多个存储器，所述存储器中的每个存储器被配置成响应于比较器中的相应一个比较器的输出的变化来存储同步后的计数信号。
2.按照权利要求1所述的光电转换装置，还包括: 第二同步单元，配置成使从同步单元输出的同步后的计数信号与第二时钟信号同步并且输出所得的信号， 其中，从同步单元输出的同步后的计数信号被供给到所述多个存储器中的一部分存储器，第二同步单元的输出被供给到所述多个存储器中的其他部分存储器。
3.按照权利要求1所述的光电转换装置，还包括: 配置成供给数字数据的数据供给单元；和 选择单元， 其中，选择单元有选择地把数字数据或计数信号输出到同步单元。
4.按照权利要求3所述的光电转换装置，其中，数字数据是与要从计数器输出的最大值对应的数据。
5.按照权利要求1所述的光电转换装置，其中，第二时钟信号具有比第一时钟信号的频率高的频率。
6.按照权利要求5所述的光电转换装置，其中，第二时钟信号的频率是第一时钟信号的频率的2n倍，η是自然数。
7.按照权利要求1所述的光电转换装置，其中，计数器是输出格雷码作为计数信号的格雷码计数器。
8.按照权利要求1所述的光电转换装置，其中，计数器是输出二进制码作为计数信号的二进制码计数器。
9.按照权利要求1所述的光电转换装置，其中，同步单元包括触发器。
10.一种光电转换装置，包括: 布置成多列的多个像素； 对应于各个列设置的多个比较器； 参考信号生成单元，配置成将参考信号供给到多个比较器； 对应于各个比较器设置的多个数字信号生成单元； 时钟信号生成单元，配置成生成彼此异相的多个时钟信号；和同步单元，配置成使多个时钟信号与第二时钟信号同步以生成多个同步后的时钟信号，并且输出生成的同步后的时钟信号， 其中，多个数字信号生成单元中的每个数字信号生成单元包括:配置成响应于多个同步后的时钟信号来进行计数操作的计数器。
11.一种成像系统，包括:按照权利要求1所述的光电转换装置；配置成将图像形成在包括多个像素的像素阵列上的光学系统；和配置成处理从光 电转换装置输出的信号以生成图像数据的信号处理单元。
【文档编号】H04N5/335GK103716553SQ201310446998
【公开日】2014年4月9日 申请日期:2013年9月26日 优先权日:2012年10月5日
【发明者】中村恒一, 岩田公一郎, 齐藤和宏, 秋山健史, 板野哲也, 樋山拓己, 武藤隆 申请人:佳能株式会社