1.一种锁存器电路，包括：
反馈输入单元，适用于使用移位时钟和下一锁存器级的输出作为输入；以及
锁存单元，适用于根据移位时钟的状态来保持数据。
2.如权利要求1所述的锁存器电路，其中，当下一锁存器级的输出变成高电平时，反馈输入单元接收下一锁存器级的负输出，以及根据移位时钟来将当前锁存器级的输出变成低电平。
3.如权利要求1所述的锁存器电路，其中，前一锁存器级的移位时钟的相位被布置为与当前锁存器级的移位时钟的相位相反，以及当前锁存器级的移位时钟的相位被布置为与下一锁存器级的移位时钟的相位相反。
4.一种双倍数据速率解码装置，包括：
交替地布置的多个正边沿触发锁存器和多个负边沿触发锁存器，
其中，由于所述多个正边沿触发锁存器与所述多个负边沿触发锁存器的交替布置，当前锁存器级每在移位时钟的半个周期就将前一锁存器级的输出移位至下一锁存器级，并以双倍数据速率操作。
5.如权利要求4所述的双倍数据速率解码装置，还包括起始锁存器，
其中，起始锁存器包括：
反馈输入单元，适用于使用移位时钟和下一锁存器级的输出作为输入；以及
锁存单元，适用于根据移位时钟的状态来保持数据。
6.如权利要求4所述的双倍数据速率解码装置，还包括多个中间锁存器，其中，中间锁存器中的每个包括：
输入单元，适用于使用移位时钟和前一锁存器级的输出作为输入；
反馈输入单元，适用于使用移位时钟和下一锁存器级的输出作为输入；以及
锁存单元，适用于根据移位时钟的状态来保持数据。
7.如权利要求5所述的双倍数据速率解码装置，其中，当下一锁存器级的输出变成高电平时，反馈输入单元接收下一锁存器级的负输出，以及根据移位时钟来将当前锁存器级的输出变成低电平。
8.一种双倍数据速率解码装置，包括：
移位单元，包括交替地布置以每在移位时钟的半个周期就将脉冲信号移位的多个正边沿触发锁存器和多个负边沿触发锁存器，以及适用于由于所述多个正边沿触发锁存器与所述多个负边沿触发锁存器的交替布置而以双倍数据速率操作；以及
解码单元，适用于对每在半个周期就通过移位单元来移位和输出的脉冲信号进行解码。
9.如权利要求8所述的双倍数据速率解码装置，还包括：
选择单元，适用于从解码单元选择性地输出解码信号。
10.如权利要求9所述的双倍数据速率解码装置，其中，选择单元在数据脉冲信号的预设间隔中选择性地输出解码信号。
11.如权利要求9所述的双倍数据速率解码装置，其中，选择单元包括：
多个与门，适用于对来自解码单元的解码信号与来自外部控制器的输出使能信号执行与运算。
12.如权利要求8所述的双倍数据速率解码装置，其中，移位单元包括：
第一锁存器，具有设置输入端子，且适用于经由其反相时钟端子从时钟控制器接收移位时钟，以及经由其第二输入端子接收下一锁存器级的负输出；
第n-1锁存器，具有复位输入端子，且适用于经由其时钟端子或反相时钟端子接收移位时钟，经由其第一输入端子接收第一锁存器的正输出，以及经由其第二输入端子接收下一锁存器级的负输出；以及
第n锁存器，具有复位输入端子，且适用于经由其反相时钟端子接收移位时钟，以及经由其第一输入端子接收第n-1锁存器的正输出。
13.如权利要求8所述的双倍数据速率解码装置，其中，移位单元还包括起始锁存器，
起始锁存器包括：
反馈输入单元，适用于使用移位时钟和下一锁存器级的输出作为输入；以及
锁存单元，适用于根据移位时钟的状态来保持数据。
14.如权利要求8所述的双倍数据速率解码装置，其中，移位单元包括多个中间锁存器，
中间锁存器中的每个锁存器包括：
输入单元，适用于使用移位时钟和前一锁存器级的输出作为输入；
反馈输入单元，适用于使用移位时钟和下一锁存器级的输出作为输入；以及
锁存单元，适用于根据移位时钟的状态来保持数据。
15.如权利要求13所述的双倍数据速率解码装置，其中，当下一锁存器级的输出变成高电平时，反馈输入单元接收下一锁存器级的负输出，以及根据移位时钟来将当前锁存器级的输出变成低电平。
16.如权利要求8所述的双倍数据速率解码装置，其中，解码单元包括：
多个与门，所述多个与门中的每个适用于对移位单元中的两个相邻的锁存器的正输出执行与运算。