说明】
[0017]图1为实施例一设及一种FPGA的同步时钟装置的结构框图。
[001引图2为图1中内部时钟单元的结构框图。
[0019] 图3为图1中多时源滑步切换单元的结构框图。
[0020] 图4为图1中信号输出单元的结构框图。
[0021] 图5为实施例一设及一种FPGA的同步时钟装置控制方法的流程图。
[002引图6为实施例二设及一种FPGA的同步时钟装置中时源单元的结构框图。
[002引图7为实施例S设及一种FPGA的同步时钟装置的结构框图。
[0024] 图8为图7中曰志单元的结构框图。
[0025] 图9为图7种报文信号输出模块的结构框图。
【具体实施方式】
[0026] 下面结合附图对本实用新型的【具体实施方式】做详细的说明，需要说明的是，该些 具体的说明只是让本领域普通技术人员更加容易、清晰理解本实用新型，而非对本实用新 型的限定性解释。
[0027] 实施例一
[002引如图1所示，本实施例优选地提供一种FPGA(现场可编程口阵列的简称）的同步 时钟装置，包括：时源单元1，内部时钟单元2,信号输出单元3和多时源滑步切换单元4 ;并 且时源单元包括S个并联的第一时间源11、第二时间源12和第S时间源13,S个并联的时 间源与参考源选择模块14连接，参考源选择模块14连接根据预定的方法选择最佳的时间 源，并且输出至多时源滑步切换单元4 ;其中，内部时钟单元2,可W为时源单元1的参考源 选择模块14提供参考时间信号，并且还可W为信号输出单元3和多时源滑步切换单元4提 供脉冲信号；多时源滑步切换单元4包括校正模块，并且能够将信号输出至信号输出单元， 校正模块根据来自参考源选择模块提供的时间源和内部时钟单元提供的脉冲信号进行比 较，在时源信号传递过程中和/或不同时间源切换时，及时校正输出至信号输出单元的信 号。该样可W自动选择最佳的时间源，并且在时源信号传递过程中和/或不同时间源切换 时，能够通过校正模块时时更新输出单元需要的时源信号。
[0029] 如下表1所示，参考源选择模块14选择最佳时间源的依据是，在"多时源判断"模 块中，是W独立时源的多源判断逻辑为依据，在本实施例中，钟差阀值为优选地为20US，其 中钟差阔值指的是外部时源与下述内部RTC(内部时钟信号的简称）。
[0030]
【主权项】
1. 一种FPGA的同步时钟装置，其特征在于，包括：时源单元，内部时钟单元，信号输出 单元和多时源滑步切换单元；并且 所述时源单元包括三个并联的第一时间源、第二时间源和第三时间源，所述三个并联 的时间源与参考源选择模块连接，所述参考源选择模块连接根据预定的方法选择最佳的时 间源，并且输出至多时源滑步切换单元； 所述内部时钟单元，可以为所述时源单元的参考源选择模块提供参考时间信号，并且 还可以为所述信号输出单元和所述多时源滑步切换单元提供脉冲信号； 所述多时源滑步切换单元包括校正模块，并且能够将信号输出至所述信号输出单元， 所述校正模块根据来自参考源选择模块提供的时间源和所述内部时钟单元提供的脉冲信 号进行比较，在时源信号传递过程中和/或不同时间源切换时，及时校正输出至信号输出 单元的信号。
2. 如权利要求1所述FPGA的同步时钟装置，其特征在于，所述多时源滑步切换单元还 包括时差比较模块，所述时差比较模块包括秒脉冲比较器和时间比较器；并且输入至多时 源滑步切换单元首先经过所述时差比较模块之后，再输入至所述校正模块。
3. 如权利要求1所述FPGA的同步时钟装置，其特征在于，所述多时源滑步切换单元还 包括过滤模块，所述过滤模块包括融合滤波器和分频计算器；并且所述校正模块的信号经 过所述过滤模块之后，才输出至所述信号输出单元。
4. 如权利要求1所述的FPGA的同步时钟装置，其特征在于，时源单元还包括三个分别 与所述第一时间源、第二时间源和第三时间源串联的信息解码模块。
5. 如权利要求4所述FPGA的同步时钟装置，其特征在于，所述第一时间源为卫星信号， 所述第二时间源为热备份同步时钟的IRIG-B信号，所述第三时间源为本地的IRIG-B码信 号。
6. 如权利要求4所述FPGA的同步时钟装置，其特征在于，所述三个解码模块分别并联 之后，再与所述参考源选择模块连接，并且所述参考源选择模块中包括状态位判断子模块、 优先级判断子模块和多时源判断子模块。
7. 如权利要求1所述FPGA的同步时钟装置，其特征在于，所述内部时钟单元内设置有 倍频模块和过滤模块。
8. 如权利要求1所述FPGA的同步时钟装置，其特征在于，还包括日志单元，并且所述信 号输出单元内设置有报文输出模块，所述报文输出模块将所述信号输出单元的信息输出至 日志单元。
9. 如权利要求8所述FPGA的同步时钟装置，其特征在于，所述时源单元的信号和所述 内部时钟单元的信号也都会输入至所述日志单元。
10. 如权利要求8所述FPGA的同步时钟装置，其特征在于，所述日志单元包括依次连接 的事件侦测模块、时间排序模块和时间存储模块。
【专利摘要】本实用新型提供一种FPGA的同步时钟装置包括：时源单元，内部时钟单元，信号输出单元和多时源滑步切换单元；并且时源单元包括参考源选择模块连接，参考源选择模块连接根据预定的方法选择最佳的时间源，并且输出至多时源滑步切换单元；内部时钟单元，可以为时源单元的参考源选择模块提供参考时间信号，并且还可以为信号输出单元和多时源滑步切换单元提供脉冲信号；多时源滑步切换单元在时源信号传递过程中和/或不同时间源切换时，及时校正输出至信号输出单元的信号。这样可以自动选择最佳的时间源，并且在时源信号传递过程中和/或不同时间源切换过程中，能够通过校正模块时时更新输出单元需要的时源信号。
【IPC分类】H04L7-00, G04R20-02
【公开号】CN204392263
【申请号】CN201420871890
【发明人】吴军, 陈栩, 张步林, 张官勇, 朱永进, 邢志兵, 黄雨晴, 张金奎
【申请人】南京大全自动化科技有限公司
【公开日】2015年6月10日
【申请日】2014年12月31日