规格。因此，第二存储器访问器103不能够直接地与仲裁模块107A-107D通信。为调解这种情况，分道器模块105(channelizer module)被连接在第二存储器访问器103和多个仲裁模块107A-107D之间。
[0016]具体地，第二存储器访问器103根据第二时钟频率clk2和第二数据总线位大小bs2将数据发送到分道器模块105并从分道器模块105接收数据，如箭头115所示。箭头115指的是第二数据通信总线115。并且，分道器模块105根据第一时钟频率clkl和第一数据总线位大小bsl将数据发送到多个仲裁模块107A-107D并从多个仲裁模块107A-107D接收数据，如箭头117A和117B所示。具体地，分道器模块105被连接以通过分别由箭头117A和117B表示飞两个单独的数据通信通道与多个仲裁模块107A-107D通信。以此方式，分道器模块105可以利用第一数据通信通道将数据发送到仲裁模块107A和107B并从仲裁模块107A和107B接收数据，如箭头117A所示。并且，分道器模块105可以利用第二数据通信通道将数据发送到仲裁模块107C和107D并从仲裁模块107C和107D接收数据，如箭头117B所示。
[0017]分道器模块105被定义为根据第一时钟频率clkl和第一数据总线位大小bsl通过数据通信通道117A、117B的每一个来传送数据，从而与仲裁模块107A-107D的数据接口兼容。应理解的是，分道器模块105被定义为以独立的方式将数据发送通过两个通信通道117A、117B的每一个并从两个通信通道117A、117B的每一个接收数据。因此，在第一时钟的给定周期中，即，根据第一时钟频率clkl的给定周期，数据可以被独立地发送通过通信通道117A、117B的每一个。因此，通信通道117A、117B的每一个被连接以经由仲裁模块107A-107D与存储器区109A-109D的不同的部分通信数据。
[0018]图2示出了根据本发明的一个实施例的计算系统100，其中实现存储器访问控制模块203以控制由作为第一存储器访问器101的计算机处理器1lA和由作为第二存储器访问器103的系统总线主控器103A对多个存储器区109A-109D的访问。存储器访问控制模块203也可以被称为直接存储访问桥203。存储器访问控制模块203包括用于根据第一数据总线位大小bsl和第一时钟频率clkl将数据传输到第一数据通信总线111并将数据从第一数据通信总线111传输的第一数据接口 104。存储器访问控制模块203还包括用于根据第二数据总线位大小bs2和第二时钟频率Clk2将数据传输到第二数据通信总线115并将数据从第二数据通信总线115传输的第二数据接口 106。
[0019]在一实施例中，第二数据总线位大小bs2是第一数据总线位大小bsl的整数倍。在一实施例中，第二数据总线位大小bs2是第一数据总线位大小bsl的2倍。例如，在一实施例中，第一数据总线位大小bsl是32位，并且第二数据总线位大小bs2是64位。此外，在一实施例中，第一时钟频率clkl是第二时钟频率clk2的整数倍。例如，在一实施例中，第一时钟频率clkl是第二时钟频率clk2的2倍。因此，以示例的方式，在该实施例中，如果第一时钟频率clkl是400MHz，第二时钟频率clk2是200MHz。应理解的是，这些时钟频率被用于说明第一时钟频率clkl和第二时钟频率clk2之间的整数倍关系，并且决不表示对可以与这里所公开的存储器访问控制模块203使用的时钟频率的任何限制。
[0020]存储器访问控制模块203还包括连接以根据第一数据总线位大小bsl和第一时钟频率clkl与第一数据接口 104进行数据通信的多个仲裁模块107A-107D。如参考图1所讨论的，多个存储器区109A-109D被连接以根据第一数据总线位大小bsl和第一时钟频率clkl与多个仲裁模块107A-107D进行数据通信，使得多个存储器区109A-109D的每一个被连接以与多个仲裁模块107A-107D中的不同的一个进行数据通信。
[0021]存储器访问控制模块203如前述参考图1所讨论的包括分道器模块105。分道器模块105被连接以根据第二数据总线位大小bs2和第二时钟频率clk2与第二数据接口 106进行数据通信。分道器模块105进一步被连接以根据第一数据总线位大小bsl和第一时钟频率clkl与多个仲裁模块107A-107D进行数据通信。
[0022]分道器模块105被定义为在储存操作期间将从第二数据接口 106接收的数据从第二数据总线位大小bs2分割为第一数据总线位大小bsl的多个数据段。分道器模块105还被定义为在储存操作期间根据第一时钟频率clkl沿各自的数据通道117A、117B将第一数据总线位大小bsl的数据段经由多个仲裁模块107A-107D的相应的那些发送到多个存储器区109A-109D的寻址的那些。
[0023]分道器模块105还被定义为在加载操作期间根据第一数据总线位大小bsl和第一时钟频率clkl从多个存储器区109A-109D中的寻址的那些经由多个仲裁模块107A-107D的相应的那些接收数据。分道器模块105还被定义为将在加载操作期间从多个存储器区109A-109D接收的数据组合为第二数据总线位大小bs2，并根据第二时钟频率clk2将第二数据总线位大小bs2的组合的数据发送到第二数据接口 106。
[0024]图3示出了根据本发明的一个实施例的具有存储器访问控制模块203的更详细的示意图的图1和2的计算系统100。通过第一数据接口 104的数据通信在译码器301处被接收。译码器301被定义为处理从第一存储器访问器101接收的数据通信以确定数据通信的目标的存储器地址。译码器301还被定义为将从第一存储器访问器101接收的数据通信经由其仲裁模块107A-107D指引到包括目标的存储器地址的存储器区109A-109D。以此方式，译码器301连接在第一数据接口 104和多个仲裁模块107A-107D之间。译码器301被定义为确定来自第一存储器访问器101的存储器访问请求被指引到的存储器地址。译码器301被定义为将来自第一存储器访问器的存储器访问请求指引到多个仲裁模块107A-107D中被连接到包括确定的存储器地址的多个存储器区109A-109D之一的一个仲裁模块。应理解的是，根据第一数据总线位大小bsl并根据第一时钟频率clkl经由译码器301和多个仲裁模块107A-107D进行第一存储器访问器101和多个存储器区109A-109D之间的数据通信。
[0025]图3还示出了通过第二数据接口 106经由第二数据通信总线115接收的来自第二存储器访问器103的数据通信，并且被发送到分道器模块105。应理解的是，分道器模块105被定义为根据第二数据总线位大小bs2并根据第二时钟频率clk2接收来自第二数据接口 106的数据并将数据发送到第二数据接口 106。在分道器模块105中，数据通信由总线控制器303接收。总线控制器303被定义为解析进入的数据通信以提取存储访问命令和数据。总线控制器303被定义为根据第二时钟频率clk2将提取的存储访问命令发送到命令FIFO(先进先出缓冲器)305，如箭头337所示。然后，提取的存储访问命令根据第二时钟频率clk2从命令FIFO 305被发送到数据传输控制器309，如箭头339所示。
[0026]此外，总线控制器303被定义为根据第二数据总线位大小bs2并根据第二时钟频率clk2将来自进入的数据通信的数据发送到第一加载/储存MUX (多工器)311，如箭头341所示。在数据储存操作期间，来自进入的数据通信的数据从第一加载/储存MUX 311被发送到数据FIFO 307，如箭头343所示。此外，来自数据FIFO 307的数据被发送到第二加载/储存DEMUX 313，如箭头345所示。在数据储存操作期间，根据第二数据总线大小bs2并根据第二时钟频率cik2，数据从数据FIFO 307经由第二加载A^Sdemux 313被发送到数据传输控制器309，如箭头349所示。
[0027]数据传输控制器309被定义为解析从命令FIFO 305接收的存储访问命令，将存储访问命令与从数据FIFO 307接收的对应的数据对齐。在储存操作期间，数据传输控制器309将进入的数据分道为第一数据总线位大小bsl的多个数据段。第一数据总线