信号输出调整电路及显示驱动器的制作方法

专利名称：信号输出调整电路及显示驱动器的制作方法
技术领域：
本发明涉及一种信号输出调整电路以及显示驱动器。
背景技术：
以液晶显示装置为代表的电光学装置包括具有多条数据线以及多条扫描线的电光学面板，该电光学面板的扫描线由扫描驱动器扫描，同时，该电光学面板的数据线由数据驱动器驱动。该电光学装置有时还包括向电光学面板、数据驱动器以及扫描驱动器提供电源的电源电路。因此，电光学装置由多个器件构成，而这些器件之间通过配线电连接。
但是，当各器件被做成半导体芯片时，通常因制造商的专业不同而其输入或者输出接口规格不同。因此，当由多个器件构成电光学装置时，不得不选择接口规格一致的同一制造商制造的器件。所以，希望各器件的制造商提供的器件能够吸收接口规格的差异。
例如，在特开2002-185806号公报中，公开了吸收这些接口规格差异的技术。特开2002-185806号公报中记载了包括存储时序调整值的寄存器、计数器、比较电路、以及锁存器电路的时序调整电路。在该时序调整电路中，比较电路将计数器的计数值与存储在寄存器中的时序调整值进行比较，然后，根据该比较结果，通过锁存器电路锁存并输出由前段单元输出的输出数据。从而，可以实现数据的时序调整，可以在两个接口技术条件不同的器件之间准确无误地传递数据。
但是，在特开2002-185806号(日本专利)公报中公开的时序调整电路中，仅对在两个器件间传递的数据时序进行调整。关于器件的接口规格，除了与电路相关的所谓DC特性外，还规定了正逻辑(电路)或负逻辑、相位、输出时序等，如果这些接口规格中即使有一个不同，也不能准确无误地传递数据。因此，在特开2002-185806号(日本专利)公报中公开的时序调整电路仍存在着两个器件之间无法准确无误地传递数据的问题。
另外，用于驱动电光学装置的数据驱动器(广义上为显示驱动器)、扫描驱动器以及电源电路是通过显示控制器控制的。此时，数据驱动器根据从外部存储器采集的指令数据或由显示控制器设置的指令数据，对扫描驱动器和电源电路设定控制数据。因此，希望数据驱动器能够吸收扫描驱动器或电源电路的接口规格差异。

发明内容
鉴于上述技术缺陷，本发明的目的在于提供一种用于吸收与其他器件之间的所谓AC特性的差异，提供通用器件的信号输出调整电路以及显示驱动器。
为解决上述课题，本发明涉及一种信号输出调整电路，用于调整对应于指令数据的控制数据的输出，其包括译码器，对从存储器读出的所述指令数据进行译码；控制寄存器，当所述指令数据被所述译码器判定为是用于设定控制数据的第一指令数据时，设定对应于该第一指令数据的控制数据；缓冲器，当所述指令数据被所述译码器判定为是用于输出控制数据的第二指令数据时，存储与该第二指令数据对应的控制数据；输出调整电路，根据所述控制寄存器的设定值，读出存储在所述缓冲器中的控制数据，使该控制数据与数据采集信号同步输出。所述输出调整电路根据所述控制寄存器的设定值，设定所述数据采集信号的倒相输出可否、以及所述数据采集信号的输出时序中的至少一个。
在本发明中，让存储器预先存储第一指令数据以及第二指令数据，再从存储器中读出这些指令数据。然后，译码器对指令数据进行译码，在控制寄存器或缓冲器设定与经过译码的指令数据对应的控制数据。输出调整电路基于控制寄存器的设定值，使从缓冲器读出的控制数据与数据采集信号同步输出，所述数据采集信号至少被设定了倒相输出可否、及其输出时序中的一个。由此，在信号输出调整电路中，可以变更控制数据的正逻辑电路或负逻辑电路的转换及输出时序。因此，能够提供符合供给该控制数据的电路的输入接口规格的控制数据，从而，能够变更包含该信号输出调整电路的器件的输出接口规格，使实现通用化成为可能。
在本发明所涉及的信号输出调整电路中，所述输出调整电路可以包括根据所述控制寄存器的设定值，从相位各异的多个相位时钟中选择一个相位时钟的数据相位选择电路；根据所述控制寄存器的设定值，输出由所述数据相位选择电路选中的一个相位时钟或其倒相信号中的任意一个的数据信号输出逻辑电平变换电路；仅在与所述控制寄存器的设定值相对应的期间内，生成使所述数据信号输出逻辑电平变换电路的输出延迟了的所述数据采集信号的数据输出控制电路。
根据本发明，可以用简单的结构得到上述效果。
在本发明所涉及的信号输出调整电路中，所述数据采集信号是同步于给定时钟的信号；所述输出调整电路根据所述控制寄存器的设定值，可以输出设定了频率、相位、可否倒相输出、以及输出时序中的至少一个的所述时钟信号。
在本发明中，根据控制寄存器的设定值，设定与数据采集信号同步的时钟频率、相位、可否倒相输出、以及输出时序中的至少一个并输出。由此，可根据该时钟信号被供给对象，变更控制数据的输出接口规格，变更采用了该信号输出调整电路的装置的输出接口规格，从而实现通用化。
本发明还涉及一种信号输出调整电路，用于调整时钟信号的输出，包括译码器，其对从存储器读出的指令数据进行译码；控制寄存器，所述控制寄存器根据所述译码器的译码结果，设定对应于所述指令数据的控制数据；输出调整电路，其根据所述控制寄存器的设定值输出时钟信号。所述输出调整电路，根据所述控制寄存器的设定值输出设定了频率、相位、可否倒相输出、以及输出时序中的至少一个的所述时钟信号。
根据本发明，可以令存储器预先存储指令数据，再从该存储器中读出这些指令数据。同时，译码器对指令数据进行译码，并在控制寄存器或者缓冲器设定与译码得到的指令数据相对应的控制数据。然后，输出调整电路根据控制寄存器的设定值，至少设定时钟的频率、相位、可否倒相输出、以及输出时序中的一个并输出。由此，可以实现能够根据被供给目标，变更时钟的时序，提供包括上述信号输出调整电路那样的经过上述输出调整而得的时钟信号的装置的通用化。
在本发明涉及的信号输出调整电路中，所述输出调整电路可包括时钟相位选择电路，用于根据所述控制寄存器的设定值，从相位各异的多个相位时钟中选择一个相位时钟；时钟输出逻辑电平变换电路，用于根据所述控制寄存器的设定值，输出被所述时钟相位选择电路选择的一个相位时钟或其倒相信号的其中一个；时钟输出电路，仅在与所述控制寄存器的设定值相对应的期间内，使所述时钟输出逻辑电平变换电路的输出延迟并作为所述时钟输出。
根据本发明，可以用简单的结构得到上述效果。
在本发明涉及的信号输出调整电路中，所述输出调整电路还包括基准时钟选择电路，用于根据控制寄存器的设定值，从相互频率各异的多个基准时钟中选择一个基准时钟信号；N相时钟生成电路，用于以分频所述基准时钟选择电路所选择中的一个基准时钟后得到的分频时钟为基准，生成相互相位各异的N(N为大于等于2的整数)相的相位时钟信号。通过所述N相时钟生成电路生成的N相所述相位时钟也可以提供给所述时钟相位选择电路或者所述数据相位选择电路。
根据本发明，可以用简单的结构生成N相的相位时钟。
在本发明涉及的信号输出调整电路中，所述N相时钟生成电路能够以基于所述控制寄存器设定值设定的分频比，对由所述基准时钟选择电路选择的一个基准时钟进行分频，并将得到的分频时钟作为基准，生成相互相位各异的N相的相位时钟信号。
根据本发明，可增加N相相位时钟的变动，可更细微地变更接口技术规格。
本发明涉及的信号输出调整电路中，所述存储器可以是非易失性存储器。
根据本发明，例如在初始化时等，根据指令数据进行上述输出调整，可实现控制的简单化、以及包括该信号输出调整电路的器件的进一步的通用化。
本发明涉及一种显示驱动器，是根据显示数据驱动电光学装置数据线的显示驱动器，包括数据寄存器，与给定的点时钟信号同步，根据所述点时钟信号存储按像素单位串行输入的所述显示数据；线锁存器，其根据用于指定一水平扫描期间的水平同步信号，锁存被所述数据寄存器寄存了的所述显示数据；数据线驱动电路，根据由所述线锁存器锁存的所述显示数据驱动所述数据线；以及以上描述的所述信号输出调整电路。所述多个基准时钟至少包括所述点时钟信号、所述水平同步信号、以及用于指定一垂直扫描期间的垂直同步信号中的一个。
另外，在本发明涉及的显示驱动器中，所述输出调整电路可以向所述电光学装置的供电电源电路、以及扫描所述电光学装置的扫描线的扫描驱动器中的至少一个输出所述控制数据或所述时钟信号。
根据本发明，能够提供不受电源电路或者扫描驱动器的输入接口规格限制，可在装有这些电源电路或者扫描驱动器的电光学装置上使用的显示驱动器。由此，使显示驱动器的低成本化、以及适用该显示驱动器的电光学装置的低成本化的实现成为可能。


图1为本实施方式涉及的信号输出调整电路的连接关系模式示意图。
图2A、图2B、图2C、图2D为包括信号输出调整电路的半导体装置构成例的模式示意图。
图3为本实施方式的信号输出调整电路的构成概要框图。
图4为EEPROM的示意图。
图5为控制EEPROM的读出的一例时序图。
图6为EEPROM的存储器空间的一个示例的示意图。
图7为表示指令数据的构成例的示意图。
图8为指令数据的一个示例图。
图9为表示控制寄存器构成概要的构成图。
图10为表示输出调整电路的构成概要的框图。
图11为表示采用了本实施方式中的信号输出调整电路的显示驱动器构成概要框图。
图12为点时钟信号、水平同步信号以及垂直同步信号的模式示意时序图。
图13为输出调整电路的构成例框图。
图14为4相时钟生成电路的构成例框图。
图15为表示分频时钟选择电路的工作真值表的一示例图。
图16为图14以及图15的4相时钟生成电路的一例工作时序图。
图17为时钟输出电路的工作时序图。
图18为电光学装置的简要构成图。
图19为电光学装置的另一例简要构成图。
具体实施例方式
下面参照附图，对本发明的实施形式进行详细说明。以下说明的实施形式并不是对权利要求范围内所述的本发明内容的不当限定，以下所示结构的也未必全部都作为本发明所必备的结构要件。
1.信号输出调整电路图1表示本实施形式的信号输出调整电路的连接关系模式图。
本实施形式的信号输出调整电路100，根据存储在存储器10的指令数据调整控制数据的输出或调整基于该指令数据而生成的时钟的输出。该控制数据也是对应于指令数据的数据。被调整的控制数据或者时钟提供给信号处理电路20。信号处理电路20根据由信号输出调整电路100提供的控制数据或者时钟信号执行预设的处理。从而，使信号输出调整电路100的输出接口规格与信号处理电路20的输入接口规格匹配，可使包括信号输出调整电路100的半导体装置(器件、IC)具备通用性。
图2A、图2B、图2C、图2D示出了包括信号输出调整电路100的半导体装置的构成例模式图。但是，与图1相同部分标记同一符号，并适当省略其说明。
在图2A中，半导体装置30包括信号输出调整电路100。此时，信号输出调整电路100连接于外置的存储器10以及信号处理电路20。在图2B中，半导体装置32包括信号输出调整电路100以及存储器10。此时，信号输出调整电路100连接于外置的信号处理电路20。在图2C中，半导体装置34包括信号输出调整电路100以及信号处理电路20。此时，信号输出调整电路100连接于外置存储器10。在图2D中，半导体装置36包括信号输出调整电路100、存储器10以及信号处理电路20。在图2C、图2D中，当将信号处理电路20微型化而其接口技术条件被固定时，利用信号输出调整电路100，可简化接口的设计。
图3示出了本实施形式的信号输出调整电路100的构成概要。
信号输出调整电路100，包括译码器110、控制寄存器120、缓冲器130、输出调整电路140。与信号输出调整电路100连接的存储器10予存储指令数据。指令数据包括用于对信号输出调整电路100设定控制数据的第一指令数据，和用于对信号处理电路20输出控制数据的第二指令数据。
译码器110对从存储器10读出的指令数据进行译码。控制寄存器120存储对应于第一指令数据的控制数据。更具体地，当由译码器110判断从存储器10读出的指令数据为第一指令数据时，则在控制寄存器120设定对应于该第一指令数据的控制数据。
缓冲器130存储对应于第二指令数据的控制数据。更具体地，当由译码器110判断从存储器10读出的指令数据为第二指令数据时，在缓冲器130中存储对应于该第二指令数据的控制数据。
输出调整电路140根据控制寄存器120的设定值，读取存储在缓冲器130中的控制数据，并对信号处理电路20输出该控制数据。此时，读取在对应于控制寄存器120的设定值的缓冲器130存储区存储的控制数据。输出调整电路140，根据控制寄存器120的设定值，与设定其输出时序及其倒相输出可否的至少一个的数据采集信号同步，对信号处理电路20输出从缓冲器130读出的控制数据。
在此，所谓数据采集信号的输出时序可以是从基准时刻(基准时间)开始的延迟时间。该延迟时间可以与给定时钟的时钟个数相关联。根据控制寄存器120的设定值设定该延迟时间。另外，数据采集信号的可否倒相输出，意味着允许数据采集信号的正相输出或允许该数据采集信号的倒相输出。输出调整电路140根据控制寄存器120的设定值输出数据采集信号或者其倒相信号。由此，当与数据采集信号同步使其输出控制数据时，可以使其与数据采集信号的上升沿或者下降沿同步。
另外，输出调整电路140可以输出根据控制寄存器120的设定值生成的时钟。更具体地，输出调整电路140根据控制寄存器120的设定值，向信号处理电路20输出设定了频率、相位、可否倒相输出、以及输出时序中的至少一个的时钟信号。
在此，所谓的时钟频率可以是指单位时间内的该时钟周期数。另外，时钟相位可以是指与某一点为基准的时钟的时间间隔。还有，时钟的倒相输出的可否是指允许该时钟正相输出或者允许该时钟倒相输出。时钟的输出时序可以是指从基准时刻开始的延迟时间。该延迟时间与该时钟的时钟个数相关联。根据控制寄存器120的设定值来设定该延迟时间。
信号输出调整电路100，可根据控制寄存器120的设定值调整对信号处理电路20的控制数据或者时钟的输出。该控制寄存器120的设定值、以及控制数据是对应于存储在存储器10的指令数据的数据。为此，信号输出调整电路100，可包括用于访问存储器10的存储器控制电路170。
存储器10是非易失性存储器为宜。在存储器10中预先存储对应于信号处理电路20的指令数据，当初始化时从存储器10读出指令数据，从而可结合信号处理电路20的接口规格输出控制数据或者时钟。下面，对用电可改写数据的EEPROM(Electrically ErasableProgrammable Read Only Memory，电可擦除只读存储器)作为存储器10的情况进行说明。
图4示出了EEPROM的说明图。在EEPROM上连接着地址/数据分割总线和时钟线。地址/数据分割总线和时钟线则被信号输出调整电路100(存储器控制电路170)连接。
图5示出了EEPROM的读出控制的一例时序图。
存储器控制电路170，例如在地址/数据分时总线输出地址数据A的同时，在时钟线输出1个时钟脉冲，从而可以在EEPROM设定地址数据A。该地址数据A，是存储着存储器控制电路170读出的指令数据的EEPROM存储器空间上的地址。
然后，储器控制电路170依次向时钟线提供时钟信号。在EEPROM中，与时钟同步递增采集的地址数据A。并且，对应于地址数据A的存储数据(指令数据)与时钟线的时钟同步输出到地址/数据分割总线。
图6示出了EEPROM的存储器空间的一例。
EEPROM的存储器空间被分为多个块。各块由起始地址特别指定。第一块由起始地址AD1特别指定。同样，第二块由起始地址AD2分别特别指定，在各块中存储着一个或者多个指令数据。
存储器控制电路170以该块为单位进行指令数据的读出控制。例如，如图6所示，当读取存储在由起始地址ADn(n为自然数)特别指定的第n块的指令数据时，存储器控制电路170向地址/数据分割总线输出起始地址ADn的地址数据的同时，向时钟线输出时钟1脉冲，所以，可以在EEPROM设定起始地址ADn。其后，存储器控制电路170依次向时钟线提供时钟。在EEPROM中，将读取的起始地址ADn的地址数据与时钟同步进行递增。然后，将存储在由起始地址ADn特别指定的第n块的指令数据，与时钟线的时钟同步依次输出到地址/数据分割总线。
图3所示的译码器110，将由存储器控制电路170从EEPROM读出的指令数据依次进行译码。
图7示出了指令数据的构成例。在此，从EEPROM读出的指令数据是以S(S为自然数)位为单位读出的。
图8示出了指令数据的一例。在此，示出了信号输出调整电路100适用于显示驱动器时的指令数据的例子。因此，作为信号处理电路20，可以考虑为电源电路或扫描驱动器。
指令数据包括输出调整指令(第一指令数据)，用于对信号输出调整电路100设定控制数据；信号输出指令(第二指令数据)，用于对信号处理电路20输出控制数据。接在输出调整指令和信号输出指令之后，也可以设定预设位单位的1或者复数参数。
作为信号输出指令，例如可以是用于向连接显示驱动器的电源电路输出控制数据的各种指令。利用信号输出指令可以实现电源电路的工作模式等的设定。例如有用于指定电源电路的电源输出的通或断的电源输出指令、为使以给定电压为基准改变液晶施加电压极性而指定与像素电极对置的对置电极电压变化时序的VCOM设定指令、用于将电源电路设定为休眠状态的电源休眠设定指令、或者用于指定电源电路升压时钟频率的升压时钟设定指令等。
输出调整指令可以是用于向控制寄存器120设定控制数据的各种指令。利用输出调整指令，可以对接口规格各异的其他制造商的生产的电源电缆和扫描驱动器进行控制数据的设定。
译码器110，按照如图8所示的指令数据表解析从EEPROM读出的如图7所示结构的指令数据，从而判定该指令数据是输出调整指令还是信号输出指令。当指令数据被判定为输出调整指令时，在第一地址区域内设定对应于该指令数据(或该指令数据的参数)的控制数据。另外，当指令数据被判定为信号输出指令时，在第二地址区域内设定对应于该指令数据(或该指令数据的参数)的控制数据。
控制寄存器120以及缓冲器130的各存储区域，是由地址特别指定的。在第一地址区域内分配控制寄存器120的各存储区域。在第二地址区域内分配缓冲器130的各存储区域。从而通过译码器110判定指令数据为输出调整指令时，在控制寄存器120的存储区域设定对应于该指令数据(或该指令数据的参数)的控制数据。另外，当指令数据被判定为信号输出指令时，在缓冲器130的存储区域设定对应于该指令数据(或该指令数据的参数)的控制数据。
图9示出了控制寄存器120的构成概要。
控制寄存器120包括基准时钟选择寄存器120-a、分频时钟选择寄存器120-b、时钟相位选择寄存器120-c、时钟输出逻辑电平设定寄存器120-d、时钟输出设定寄存器120-e、数据相位选择寄存器120-f、数据采集信号逻辑电平设定寄存器120-g、数据输出设定寄存器120-h。在第一地址区域内，分别为这些寄存器的各自分配了固定地址，并根据译码器110的译码结果设定对应于指令数据的控制数据。
例如根据图8所示的基准时钟设定指令，在基准时钟选择寄存器120-a中设定与该指令或者该指令的参数对应的值。设定指令或者该指令的参数可称为指令数据。控制寄存器120输出对应于基准时钟选择寄存器120-a的设定值的基准时钟选择信号RCLKSEL。
根据分频时钟设定指令，在分频时钟选择寄存器120-b中设定与该指令或者该指令的参数对应的值。控制寄存器120，输出对应于分频时钟选择寄存器120-b的设定值的分频时钟选择信号DIV。
根据时钟相位选择指令，在时钟相位选择寄存器120-c中设定与该指令或者该指令的参数对应的值。控制寄存器120输出对应于时钟相位选择寄存器120-c的设定值的时钟相位选择信号CPSEL。
根据时钟输出逻辑电平设定指令，在时钟输出逻辑电平设定寄存器120-d中设定与该指令或者该指令的参数对应的值。控制寄存器120输出对应于时钟输出逻辑电平设定寄存器120-d的设定值的时钟输出逻辑电平设定信号CLKPN。
根据时钟输出设定指令，在时钟输出设定寄存器120-e中设定与该指令或者该指令的参数对应的值。控制寄存器120输出对应于时钟输出设定寄存器120-e的设定值的时钟输出设定信号CCONT。
根据数据相位选择指令，在数据相位选择寄存器120-f中设定与该指令或者该指令的参数对应的值。控制寄存器120输出对应于数据相位选择寄存器120-f的设定值的数据相位选择信号DPSEL。
根据数据采集信号逻辑电平设定指令，在数据采集信号逻辑电平寄存器120-g中设定与该指令或者该指令的参数对应的值。控制寄存器120输出对应于数据采集信号逻辑电平寄存器120-g的设定值的数据采集信号逻辑电平信号DATAPN。
根据数据输出设定指令，在数据输出设定寄存器120-h中设定与该指令或者该指令的参数对应的值。控制寄存器120输出对应于数据输出设定寄存器120-h的设定值的数据输出设定信号DCONT。
基准时钟选择信号RCLKSEL、分频时钟选择信号DIV、时钟相位选择信号CPSEL、时钟输出逻辑电平设定信号CLKPN、时钟输出设定信号CCONT、数据相位选择信号DPSEL、数据采集信号逻辑电平信号DATAPN、以及数据输出设定信号DCONT提供给输出调整电路140。
图10示出了输出调整电路140的构成概要。
输出调整电路140包括基准时钟选择电路142、N相(N为大于等于2的自然数)时钟生成电路144、时钟相位选择电路146、时钟输出逻辑电平变换电路148、时钟输出电路150、数据相位选择电路152、数据采集信号逻辑电平变换电路154、数据输出控制电路156、数据输出电路158。
基准时钟选择电路142根据基准时钟选择信号RCLKSEL(广义上为根据控制寄存器120的设定值)，从频率相互各异的多个基准时钟中选择一个基准时钟。
N相时钟生成电路144将对被基准时钟选择电路142所选中的一个基准时钟进行分频而得到的分频时钟作为基准，生成相位各异的N相相位时钟。N相时钟生成电路144生成的N相相位时钟被提供给时钟相位选择电路146和数据相位选择电路152。
另外，N相时钟生成电路144以基于分频时钟选择信号DIV(广义上为基于控制寄存器120的设定值)设定的分频比，以对基准时钟选择电路142所选中的一个基准时钟进行分频而得到的分频时钟作为基准，可以生成相位相互各异的N相的相位时钟。
时钟相位选择电路146根据时钟相位选择信号CPSEL(广义上为基于控制寄存器120的设定值)，从相位不同的多个相位时钟中选择一个相位时钟。更具体地，时钟相位选择电路146根据时钟相位选择信号CPSEL，从由N相时钟生成电路144生成的N相时钟中选择一个相位时钟。
时钟输出逻辑电平变换电路148根据时钟输出逻辑电平设定信号CLKPN(广义上为根据控制寄存器120的设定值)，输出由时钟相位选择电路146选中的一个相位时钟或其倒相信号的任意一个。
时钟输出电路150仅在对应于时钟输出设定信号CCONT的期间(广义上为对应于控制寄存器120的设定值的期间)，使时钟相位选择电路146所选中的一个相位时钟或其倒相信号延迟并输出。由时钟输出电路150输出的信号是提供给电源电路(信号处理电路20)的时钟信号。
另外，数据相位选择电路152根据数据相位选择信号DPSEL(广义上为根据控制寄存器120的设定值)，从相位各异的多个相位时钟中选择一个相位时钟。更具体地，数据相位选择电路152根据数据相位选择信号DPSEL，从N相时钟生成电路144生成的N相时钟中选择一个相位时钟。
数据采集信号逻辑电平变换电路154，根据数据采集信号逻辑电平设定信号DATAPN(广义上为根据控制寄存器120的设定值)，输出由数据相位选择电路152选择的一个相位时钟和其倒相信号中的一个。
数据输出控制电路156，仅在对应于数据输出设定信号DCONT的期间(广义上为对应于控制寄存器120的设定值的期间)，使数据相位选择电路152选中的一个相位时钟或其倒相信号延迟并输出。由数据输出控制电路156输出的信号是提供给数据输出电路158的数据采集信号。
数据输出电路158与数据采集信号同步，输出从缓冲器130读出的控制数据。被数据输出电路158输出的信号变为提供给电源电路(信号处理电路20)的控制数据。
在该输出调整电路140中，通过基准时钟选择电路142可以向信号处理电路20提供具有与控制寄存器120设定值对应频率的时钟。另外，通过时钟相位选择电路146，可以向信号处理电路20提供具有与控制寄存器120设定值对应的相位的时钟。还有，通过时钟输出逻辑电平变换电路148，对应控制寄存器120的设定值，可以向信号处理电路20提供时钟的正相输出或者倒相输出。还有，通过时钟输出电路150，可以向信号处理电路20提供仅在与控制寄存器120的设定值相对应的期间从基准时序开始使其延迟并输出的时钟信号。
另外，通过数据相位选择电路152，可以向信号处理电路20提供与具有对应于控制寄存器120设定值的相位的数据采集信号同步的控制数据。还有，通过数据采集信号逻辑电平变换电路154，对应控制寄存器120的设定值，可以向信号处理电路20提供与数据采集信号的正相输出或者反相输出同步的控制数据。以及，通过数据输出控制电路156，可以向信号处理电路20提供仅在与控制寄存器120的设定值相对应的期间从基准时序开始使其延迟的控制数据。
从而，可吸收与其他器件之间的所谓AC特性的差异，提供将器件通用化的信号输出调整电路。
图10中的输出调整电路140的构成也可以省略上述电路的一部分。在这种情况下，也可以通过未被省略的各电路获得能够调整控制数据或者时钟输出的效果。
2.显示驱动器下面，对本实施形式的信号输出调整电路100应用于显示驱动器的情况进行说明。
图11示出了使用本实施形式的信号输出调整电路100的显示驱动器的构成概要。但是，其中与图3所示的信号输出调整电路100相同部分标记同一符号，并省略相应的说明。
显示驱动器200包括信号输出调整电路100、显示数据总线210、数据寄存器220、线锁存器230、DAC(Digital-to-Analog Converter)(广义上为电压选择电路)240、数据线驱动电路250、控制电路260。
由显示数据总线210提供用于驱动数据线的显示数据。由显示数据总线210提供与给定的点时钟CPH同步、以像素单位串行输入的显示数据。该显示数据由显示控制器提供。
数据寄存器220，根据点时钟CPH采集显示数据总线210上的显示数据。数据寄存器220由移位寄存器构成。另外，数据寄存器220根据规定移位寄存器的移位时序的点时钟CPH，以一个像素为单位采集显示数据总线210上的显示数据。
线锁存器230，基于水平同步信号HSYNC，锁存寄存在数据寄存器220上的显示数据。水平同步信号HSYNC是用于指定一个水平扫描期间的信号。
DAC 240，从各基准电压与显示数据对应的多个基准电压中，对每个数据线输出对应于来自线锁存器230的显示数据的驱动电压(灰阶电压)。更具体地，DAC 240对来自线锁存器230的显示数据进行译码，并根据译码结果选择多个基准电压中的某一个。将在DAC 240中被选中的基准电压作为驱动电压输出到数据线驱动电路250上。
数据线驱动电路250具有每个数据输出部分分别对应于各数据线输出端子而设置的多个数据输出部分。数据线驱动电路250的每个数据输出部分根据来自DAC 240的驱动电压驱动数据线。数据输出部分包括数据线连接其输出的电压输出器连接的运算放大器。
控制电路260，具有存储器控制电路170的功能的同时，进行信号输出调整电路100、数据寄存器220、线锁存器230、DAC 240、以及数据线驱动电路250的控制。该控制电路260根据控制寄存器120的设定值对这些电路的各个电路进行控制。
控制电路260，可通过控制寄存器120的设定值，对数据线驱动电路250的各数据输出部分进行数据线驱动的通断控制。另外，控制电路260，可通过控制寄存器120的设定值，控制构成数据寄存器220的移位寄存器的移位方向，及控制显示数据的读取方向。这样的控制寄存器120的设定值与上述同样，可以根据从EEPROM读出的指令数据的译码结果来设定。
图11中的信号输出调整电路100的输出调整电路140，将显示系统特有的时钟作为基准时钟，使用该基准时钟进行控制数据或者时钟的输出调整。在此，作为显示系统特有的时钟有点时钟CPH、水平同步信号HSYNC、以及用于指定一个垂直扫描期间的垂直同步信号VSYNC。
图12示出了点时钟CPH、水平同步信号HSYNC、以及垂直同步信号VSYNC的模式图。
点时钟CPH，例如是数兆赫兹的时钟信号。向显示驱动器200提供显示数据的显示控制器，控制与点时钟CPH同步以像素单位串行输出显示数据。
另外，水平同步信号HSYNC的频率，取决于所驱动的数据线数量，例如是数千赫兹的时钟信号。反之，垂直同步信号VSYNC，例如是60赫兹的时钟。
下面，对显示驱动器200中使用的信号输出调整电路100的输出调整电路140的具体的构成例进行说明。以下，设输出调整电路140以点时钟CPH、水平同步信号HSYNC、以及垂直同步信号VSYNC为基准时钟，且设N为4时的情况进行说明。
图13示出了输出调整电路140的构成例。但是，与图10所示的输出调整电路140相同部分标记同一符号，并适当省略其说明。
在图13中，基准时钟选择电路142根据基准时钟选择信号RCLKSEL从点时钟CPH、水平同步信号HSYNC、以及垂直同步信号VSYNC中选择一个，将其作为选择基准时钟CK输出。4相时钟生成电路144以将选择基准时钟CK进行分频得到的分频时钟为基准，生成相位相互各异的4相相位时钟PH0～PH3。此时，4相时钟生成电路144采用按照与分频时钟选择信号DIV对应的分频比分频后得到的分频时钟。
图14示出了4相时钟生成电路144的构成例。
4相时钟生成电路144包括将选择基准时钟CK进行四分频的分频电路300、分频时钟选择电路310、以及相位生成电路320。
分频电路300包括四个T型触发器TFF1～TFF4。T型触发器TFF1输出将选择基准时钟CK进行分频的二分频时钟(CK/22)。T型触发器TFF2输出将二分频时钟(CK/2)进行分频得到的四分频时钟(CK/4)。T型触发器TFF3输出将四分频时钟(CK/4)进行分频得到的八分频时钟(CK/8)。T型触发器TFF4输出将八分频时钟(CK/8)进行分频得到的十六分频时钟(CK/16)。将选择基准时钟CK和这些分频时钟(CK/2、CK/4、CK/8、CK/16)提供给分频时钟选择电路310。
分频时钟选择电路310根据分频时钟选择信号DIV选择第一及第二选择分频时钟CLA、CLB。
图15给出了分频时钟选择电路310工作例的真值表。由分频时钟信号DIV指定分频比。当由分频时钟信号DIV所指定的分频比为1时，意味着作为第一及第二选择分频时钟CLA、CLB，分别选择基准时钟CK及二分频时钟(CK/2)。当由分频时钟信号DIV所指定的分频比为2、4时，也同样，作为第一及第二选择分频时钟CLA、CLB选择分频时钟信号。
在图14中，相位生成电路320包括三个D型触发器DFF1～DFF3。第二选择分频时钟CLB成为相位时钟PH0。D型触发器DFF1生成使第二选择分频时钟CLB在第一选择分频时钟CLA同步的相位时钟PH1。D型触发器DFF2生成使相位时钟PH1在第一选择分频时钟CLA同步的相位时钟PH2。D型触发器DFF3生成使相位时钟PH2在第一选择分频时钟CLA同步的相位时钟PH3。
图16示出了图14以及图15中所示的4相时钟生成电路144的工作状态的时序图例。在此，示出了分频时钟选择信号DIV指定了1、2、4时的4相相位时钟PH0～PH3的时序图。
这些4相相位时钟PH0～PH3如图13所示，提供给时钟相位选择电路146和数据相位选择电路152。
根据时钟相位选择信号CPSEL，被时钟相位选择电路146选中的一个相位时钟提供给时钟输出逻辑电平变换电路148。时钟输出逻辑电平变换电路148根据时钟输出逻辑电平设定信号CLKPN，向时钟输出电路150提供时钟相位选择电路146的输出时钟的正相输出或者倒相输出。
时钟输出电路150，可以包括锁存器350、352、计数器354、比较器356。锁存器350基于基准时序信号RT1锁存时钟相位选择电路146的输出。计数器354根据基准时序信号RT1开始计数器值的计数，对时钟相位选择电路146的输出CKO1的边沿进行计数。比较器356，将由时钟输出设定信号CCONT指定的值和计数器354的计数值进行比较。当两值一致时，比较器356输出脉冲。锁存器352根据该脉冲来锁存锁存器350的输出。作为时钟向信号处理电路20输出锁存器352的输出。
图17示出了时钟输出电路150的工作例的时序图。仅在由该时钟输出设定信号CCONT指定的值和计数器354的计数值达到一致的期间内，使时钟输出逻辑电平变换电路148的输出延迟。
另一方面，在图13中，数据相位选择电路152根据数据相位选择信号DPSEL将选择中的一个相位时钟提供给数据采集信号逻辑电平变换电路154。数据采集信号逻辑电平变换电路154根据数据采集信号逻辑电平设定信号DATAPN将数据相位选择电路152的输出时钟的正相输出或者倒相输出提供给数据输出控制电路156。
数据输出控制电路156具有与时钟输出电路150相同的结构，以基准时序信号RT2为基准，仅在直到由该数据输出设定信号DCONT指定的值和计数器354的计数值相一致的期间内，输出使数据采集信号逻辑电平变换电路154的输出延迟的数据采集信号。
数据输出电路158由D型触发器构成。数据输出电路158与来自数据输出控制电路156的数据采集信号的边沿同步，采集从缓冲器130读出的控制数据，并向信号处理电路20输出。
通过提供具有如上说明的信号输出调整电路功能的显示驱动器，从而可以根据指令数据，向具有与该显示驱动器的接口规格不同的接口规格的扫描驱动器和电源电路等其它器件设定控制指令，从而实现系统结构的简化。还有，可以吸收与其它器件间的所谓AC特性的差异，从而能够提供通用的显示驱动器，使实现低成本化成为可能。
3.在电光学装置中的适用例下面，对采用了图11所示的显示驱动器200的电光学装置进行说明，以下，作为电光学装置，以液晶装置为例进行说明。
图18示出了电光学装置的构成概要。但是，与图1以及图11相同部分标记同一符号，并适当省略其说明。
电光学装置可以组配在便携式电话机、便携式信息仪器(PDA等)、数码相机、便携式音频播放器、大容量存储装置、摄像机、电子笔记本或者GPS(Global Positioning System，全球定位系统)等的种种电子仪器上。
在图18中，电光学装置610包括液晶显示(LCD)面板(广义上为显示面板或者电光学面板)620、显示驱动器200、扫描驱动器(栅极驱动器)640、LCD控制器(广义上为显示控制器)650、电源电路660。
在电光学装置610中没有必要包括全部这些电路模块，也可以是省略其中一部分电路模块的结构。
LCD面板620包括多条扫描线(栅极线)，其各扫描线(栅极线)设置在各行；与多条扫描线交叉、各数据线(源极线)设置在各列的多条数据线(源极线)；多个像素，各像素由多条扫描线的某一个扫描线以及多条数据线的某一个数据线指定。各像素包括薄膜晶体管(Thin Film Transistor以下简称TFT)和像素电极。TFT连接于数据线，像素电极连接于该TFT。
更具体地，LCD面板620在例如由玻璃基板形成的面板基板上形成。在面板基板上配置着在图18的Y方向上多个排列、并各自向X方向延伸的扫描线GL1～GLM(M为大于等于2的整数，优选M大于等于3)；以及在X方向上多个排列、并各自向Y方向延伸的扫描线DL1～DLN(N为大于等于2的整数)。另外，在与扫描线GLm(1≤m≤M，m为整数)和数据线DLn(1≤n≤N，n为整数)的交叉点相对应的位置，设置了像素PEmn。像素PEmn包括TFTmn和像素电极。
TFTmn的栅极电极连接于扫描线GLm。TFTmn的源电极连接于数据线DLn。TFTmn的漏极连接于像素电极。像素电极和通过该像素电极和液晶元件(广义上为电光学物质)对置的对置电极COM(公共电极)之间形成液晶电容GLmn。也可以与液晶电容GLmn并列，使其形成保持电容。渗透系数可以根据像素电极与对置电极之间的电压而变化。电源电路660生成提供给对置电极COM的电压VCOM。
这样的LCD面板620，例如可以通过将形成像素电极以及TFT的第一基板和形成对置电极的第二基板粘贴在一起，并在两基板之间封装作为电光学材料的液晶而形成。
显示驱动器200根据在每一水平扫描期间提供的相当一个水平扫描期间大小的显示数据来驱动LCD面板620的数据线DL1～DLN。更具体地，显示驱动器200可以根据显示数据驱动数据线DL1～DLN中的至少一条。
扫描驱动器640扫描LCD面板620的扫描线GL1～GLM。更具体地，扫描驱动器640在一个垂直期间内依次选择扫描线GL1～GLM，驱动所选择的扫描线。
LCD控制器650根据图中未示出的CPU等主机设定的内容，对显示驱动器200、扫描驱动器640以及电源电路660输出控制信号。更具体地，LCD控制器650向显示驱动器200以及扫描驱动器640提供例如工作模式设定或由内部生成的水平同步信号或垂直同步信号。水平同步信号规定了水平扫描期间。垂直同步信号规定了垂直扫描期间。另外，LCD控制器650通过极性倒相信号POL，对电源电路660进行对置电极COM的电压VCOM的极性倒相时序控制。
电源电路660根据外部提供的基准电压生成LCD面板620的各种电压及对置电极COM的电压VCOM。
显示驱动器200在初始化后，读出预先存储在存储器10中的指令数据，进行如上所述的控制数据以及时钟的输出调整，并向扫描驱动器640和电源电路660输出各种时钟、设定各种控制数据。例如，向电源电路660输出对应于上述电源输出指令、VCOM设定指令、电源休眠设定指令、以及升压时钟设定指令中的至少一个的控制数据，进行电源电路660的设定。
在图18中，电光学装置610的结构包括LCD控制器650，但是也可以将LCD控制器650设置在电光学装置610的外部。或者，也可以是将主机(图中未示出)和LCD控制器650同时包括在电光学装置610的构造中。
另外，也可以将扫描驱动器640、LCD控制器650以及电源电路660中的至少一个内置于显示驱动器200中。
也可以在LCD面板620上形成显示驱动器200、扫描驱动器640、LCD控制器650以及电源电路660的一部分或者全部。例如，在图19中，在LCD面板620上，形成了显示驱动器200以及扫描驱动器640。这样，LCD面板620的结构可以包括多条数据线、多条扫描线、通过多条数据线的某一条和多条扫描线的某一条特别指定各像素的多个像素、驱动多条数据线的显示驱动器。在LCD面板620的像素形成区域680上，形成了多个像素。
另外，本发明并不限于上述实施方式，可以在本发明的范围内进行各种修改。例如，本发明不限于上述LCD面板的驱动，也可以适用于电致发光(エレクトロクミネツセンス)、等离子显示装置的驱动。
在本发明中的从属权利要求涉及的发明中，其构成也可以省略被从属权利要求中的部分构成要件。另外，本发明的独立权利要求1涉及的发明也可以从属于其它的独立权利要求。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改、变化和等同替换均由所附的权利要求书的内容涵盖。
权利要求
1.一种信号输出调整电路，用于调整对应于指令数据的控制数据的输出，其特征在于，包括译码器，其对从存储器读出的所述指令数据进行译码；控制寄存器，其在所述译码器判定所述指令数据为用于设定控制数据的第一指令数据时，设定对应于该第一指令数据的控制数据；缓冲器，其在所述译码器判定所述指令数据为用于输出控制数据的第二指令数据时，存储对应于该第二指令数据的控制数据；以及输出调整电路，其基于所述控制寄存器的设定值，读出被所述缓冲器存储的控制数据，并与数据采集信号同步输出该控制数据；其中，所述输出调整电路，根据所述控制寄存器的设定值设定所述数据采集信号的倒相输出的可否、以及所述数据采集信号的输出时序中的至少一个。
2.根据权利要求1所述的信号输出调整电路，其特征在于，所述输出调整电路包括数据相位选择电路，其根据所述控制寄存器的设定值，从相位各异的多个相位时钟中选择一个相位时钟；数据信号输出逻辑电平变换电路，其根据所述控制寄存器的设定值，输出被所述数据相位选择电路选中的一个相位时钟或其倒相信号中的任意一个；以及，数据输出控制电路，用于生成仅在对应于所述控制寄存器设定值的期间内，使所述数据信号输出逻辑电平变换电路的输出延迟的所述数据采集信号。
3.根据权利要求1所述的信号输出调整电路，其特征在于所述数据采集信号是与给定的时钟信号同步的信号；所述输出调整电路，其根据所述控制寄存器的设定值，输出被设定了频率、相位、倒相输出的可否、以及输出时序中的至少一个的所述时钟信号。
4.一种信号输出调整电路，用于调整时钟输出，其特征在于，包括译码器，其对从存储器读出的指令数据进行译码；控制寄存器，其根据所述译码器的译码结果，设定与所述指令数据相对应的控制数据；输出调整电路，其根据所述控制寄存器的设定值输出时钟信号；其中所述输出调整电路，根据所述控制寄存器的设定值，输出被设定了频率、相位、倒相输出的可否、以及输出时序中的至少一个的所述时钟信号。
5.根据权利要求4所述的信号输出调整电路，其特征在于，所述输出调整电路包括时钟相位选择电路，其根据所述控制寄存器的设定值，从相位各异的多个相位时钟中选择一个相位时钟；时钟输出逻辑电平变换电路，其根据所述控制寄存器的设定值，输出被所述时钟相位选择电路选中的一个相位时钟信号或者其倒相信号；时钟输出电路，其仅在对应于所述控制寄存器设定值的期间内，使所述时钟输出逻辑电平变换电路的输出延迟并作为所述时钟输出。
6.根据权利要求2所述的信号输出调整电路，其特征在于，所述输出调整电路包括基准时钟选择电路，其根据所述控制寄存器的设定值，从具有相互不同频率的多个基准时钟中选择一个基准时钟；N相时钟生成电路，以对所述基准时钟选择电路选中的一个基准时钟进行分频后得到的分频时钟为基准，生成相位各异的N(N为大于等于2的整数)相相位时钟；其中，由所述N相时钟生成电路生成的N相的所述相位时钟提供给所述时钟相位选择电路或者所述数据相位选择电路。
7.根据权利要求6所述的信号输出调整电路，其特征在于所述N相时钟生成电路，以基于所述控制寄存器的设定值设定的分频比，对所述基准时钟选择电路选中的一个基准时钟进行分频，并以分频后得到的分频时钟为基准，生成相位各异的N相的相位时钟。
8.根据权利要求1所述的信号输出调整电路，其特征在于所述存储器是非易失性存储器。
9.一种显示驱动器，是根据显示数据驱动电光学装置的数据线的显示驱动器，其特征在于，包括数据寄存器，与给定的点时钟同步，根据所述点时钟采集以像素单位串行输入的所述显示数据；线锁存器，其基于指定一个水平扫描期间的水平同步信号，锁存被所述数据寄存器存储了的所述显示数据；数据线驱动电路，其根据被所述线锁存器锁存的所述显示数据，驱动所述数据线；以及权利要求6所述的信号输出调整电路；其中，所述多个基准时钟至少包括以下信号中的一个所述点时钟信号、所述水平同步信号、以及用于指定一个垂直扫描期间的垂直同步信号。
10.根据权利要求9所述的显示驱动器，其特征在于所述输出调整电路向提供所述电光学装置电源的电源电路、以及扫描所述电光学装置的扫描线的扫描驱动器中的至少一个输出所述控制数据或者所述时钟。
全文摘要
本发明提供了一种信号输出调整电路(100)，包括译码器(110)，用于对从存储器读出的指令数据进行译码；控制寄存器(120)，当所述译码器(110)判定所述指令数据为第一指令数据时，设定对应于第一指令数据的控制数据；缓冲器(130)，当所述译码器(110)判定所述指令数据为第二指令数据时，存储对应于第二指令数据的控制数据；输出调整电路(140)，根据控制寄存器(120)的设定值读出存储在缓冲器(130)的控制数据，并将该控制数据与数据采集信号同步并输出。根据控制寄存器(120)的设定值来设定数据采集信号的倒相输出的可否、以及数据采集信号的输出时序的至少一个。
文档编号G09G5/00GK1591536SQ2004100740
公开日2005年3月9日 申请日期2004年9月1日 优先权日2003年9月2日
发明者森田晶 申请人:精工爱普生株式会社