专利名称：数模转换器及使用其驱动显示设备的方法
技术领域：
本发明公开涉及数模转换器(digital-to-analog converters，DAC)，并特别涉及用于接收工作于第一电压范围的数字输入信号并将相应的模拟信号输出到例如液晶显示器(LCD)的跨越较宽的第二电压范围工作的显示设备的数模转换器。
背景技术：
近来已经积极开发了诸如有机发光设备(OLED)、等离子体显示设备(PDP)、液晶显示器(LCD)等的平板显示器，用于作为一种形式的显示器，在特别是数字显示应用中代替传统的较重且较大的阴极射线管(CRT)。
典型的PDP使用基于电驱动气体放电的等离子体产生的光用于显示字符或图像。典型的OLED通过使用特定有机材料或聚合物的场发射来显示字符或者图像。在LCD中，电场被施加到介于两个显示基板之间的液晶层，并通过控制基板之间的电场强度来控制通过液晶层的光的透射率，从而获得期望的图像。在每一个这些应用中使用的电压根据底层的技术并根据用于将控制电子器件(即，逻辑)与驱动电子器件(即，输出缓冲器)接口连接的接口技术而变化。
在上面提到的平板显示器中，例如LCD和OLED通常包括显示基板，在所述显示基板上形成像素区域以包括开关元件(即，薄膜晶体管)和显示信号线。典型的平板还包括栅线驱动器(gate-line driver)，用于将二进制栅信号传送到栅线，栅线被与显示信号线交叉地提供，用于将像素区域的开关元件导通或关断。典型的平板还包括灰度电压发生器，用于产生多个要用于驱动处于不同光强的像素区域的灰度级模拟电压。典型的平板还包括数据驱动器，用于在灰度电压中选择相应于视频数据的电压作为数据电压，并将所选择的数据电压施加到数据线；以及用于控制它们的信号控制器。
数据驱动器通常包括多个数据驱动IC，并且每一个数据驱动IC(单片集成电路)包括移位寄存器、锁存器、数模转换器(DAC)和输出缓冲器。
通过使用至少两个不同的用于给数字逻辑和数字驱动电路提供相应的低电源电压VDD和高电源电压VDDH的电源，典型的DAC可以将工作于第一电压范围(即，0-5伏)的数字数据信号转换为跨越不同的第二电压范围(通常更大，即，0-10伏)工作的模拟数据信号。另外通常提供第三个电源，用于供应直接驱动显示机构(例如LCD或PDP)时使用的模拟电压。就在工作于第一电源电压VDD的逻辑信令和通常工作于较高的第二电源电压VDDH的驱动信令之间提供接口连接来说，这通常要求使用DC-DC转换器类型的电源，所述电源从第一VDD产生较高的第二电源电压VDDH。为了将工作于第一信令范围(即，0-5伏)的数字信号转换为第二个(即，0-10伏)，额外还要求电平移位电路。使用这些额外的电路可能导致了逻辑和驱动电路所用面积的增加和功耗的增加。
发明内容
本发明公开提供了一种DAC，所述DAC具有集成电平移位器，并且不要求用于产生较高的数字驱动电压的单独的DC/DC电源转换器。
这种数模转换器(DAC)的示范性实施例包含用于接收工作于第一信令电压范围的外部数据信号的解码器单元；用于产生或定义多个不同的灰度电压的电阻器阵列；以及，用于基于所述解码器单元的输出选择所述灰度电压其中之一的电压选择单元，其中，所述解码器单元包括多个解码器，每一个解码器均具有第一和第二升压电路，用于在使用低电压(VDD)的电源时产生被提升的电压电平的输出。
每一个解码器均可以包括被顺序连接的第一到第三级。
第一升压电路被置于所述第二和第三级之间，用于在所述第一和第二级较低的工作电压和所述第三级较高的工作电压之间提供接口连接。
所述第一升压电路可以包括第一到第三晶体管和电容器，所述第一到第三晶体管的控制端被共同连接到所述电源电压，并且所述电容器将一端连接到所述第一和第二晶体管的接点，并将另一端连接到所述第三晶体管的输入端，其中，所述第一晶体管的输入端可以连接到所述电源电压，并且所述第二和第三晶体管的输出端可以彼此连接。
所述第一和第三晶体管可以是N型晶体管，并且所述第二晶体管可以是P型晶体管。
所述第二升压电路可以基于第一和第二时钟信号产生高电压输出(例如VDDH)，所述第一和第二时钟信号均具有相互相反的相位，并且所述第二升压电路可以将所产生的高电压(例如VDDH)提供给所述第三级。
所述第二升压电路可以包括第一和第二晶体管，所述第一到第二晶体管的控制端被共同连接到所述第二时钟信号；第三晶体管，所述第三晶体管具有连接到所述第一晶体管的输出端的控制端、连接到所述第一时钟信号的输入端，以及连接到所述第二晶体管的所述输出端的输出端；和，连接在所述第三晶体管的所述控制端和所述输出端之间的电容器。
数据信号可以包括多个位，所述第一到第三级可以分别包含至少一对相互连接的开关单元，并且所述这对开关单元其中之一可以接收所述多个位其中之一，并且另一个可以接收所述这一位的反相信号。
所述开关单元可以分别包括两个不同的晶体管，并且所述两个晶体管的控制端可以彼此连接，所述两个晶体管的输出端可以彼此连接，并且所述两个晶体管的输入端可以分别连接到第一和第二电压。
所述第一电压可以是地电压或者前级的输出电压，并且所述第二电压可以是电源电压。
属于所述第二级或所述第三级的开关单元的数量可以等于第一升压电路的数量，并且属于所述第一级的开关单元的数量可以小于属于所述第二或第三级的开关单元的数量。。
所述第一级可以包含一对开关单元，所述第二级可以包含两对开关单元，并且所述第二级的所述两对开关单元其中之一可以连接到第一级的一个开关单元，并且所述第二级的所述两对开关单元中的另一个可以连接到第一级剩下的开关单元。
一种根据本公开的用于驱动显示设备的方法，可以包括将外部视频数据转换为相应的模拟电压，其中，所述方法包含输入视频数据；移位并锁存所述视频数据；解码所述被移位和锁存的视频数据；和，选择相应于所述被解码的视频数据的模拟电压，并将所选择的电压作为输出模拟电压输出到所述显示设备。
根据本公开的显示设备可以包括连接到第一电源电压(VDD)的开关单元；连接到所述开关单元的第一升压电路；用于接收时钟信号的第二升压电路；以及，用于选择所述第二升压电路的输出或者地来驱动模拟分段开关(section switch，SW)的选择单元。
解码视频数据可以包括通过所开关单元产生第一输出；通过使用第一升压电路放大第一输出；通过第二升压电路放大输入的时钟信号；和，选择第二升压电路的输出或者地施加到模拟分段开关(SW)。
所述显示设备可以包括多个像素和连接到所述像素的数据线，并且用于驱动所述显示设备的方法还可以包括将由模拟分段开关(SW)选择的模拟电压施加到所述显示设备的数据线。
在下面简要地说明的附图示出了示范性实施例，并且和所述说明共同起到解释本公开的各种细节的作用。
图1是根据一个示范性实施例的液晶显示器(LCD)的示意框图。
图2是根据一个示范性实施例的LCD的单个像素的等效电路图。
图3A是图1的数据驱动器的示意框图。
图3B是图3A的数模转换器的示意框图。
图4是图3B的解码器单元的示意框图。
图5是图4的一个解码器的电路图。
图6A和图6B是图5的升压电路的电路图。
图6C是图6B中所示时钟信号的波形。
图7是图3B电压选择单元的电路图。
图8是解码器单元的数据电压和输出的仿真波形视图。
图9A和9B是示出根据一个示范性实施例的用于驱动显示设备的方法的过程的流程图。
具体实施例方式
在附图中，为了清晰，层、薄膜、板、区域等的厚度可能被夸大而非按比例。贯穿本说明书，相同的参考数字一般指代相同的元件。将会理解，诸如层、薄膜、区域或基板的元件被称为在另一元件“上”时，它可以直接在另一元件上面，或者也可能存在居间的元件。相反，当称元件“直接”在另一元件“上”时，不存在居间的元件。
首先参考图1到图2，将详细地描述根据一个示范性实施例的平板显示设备，例如液晶显示器(LCD)。
图1是根据一个示范性实施例的液晶显示器(LCD)的示意框图，并且图2是该LCD的单个像素区域的等效电路图。
如图1中所示，根据一个示范性实施例构造的LCD包括液晶板组件(区域300)、耦合到LCD的栅线的栅线驱动器电路400、耦合到LCD的数据线的数据驱动器电路500、连接到数据驱动器500的灰度电压发生器800，以及，耦合到栅线驱动器电路400并耦合到数据驱动器电路500用于控制它们的信号控制器600。
按等效电路来说，液晶板组件300包括多个栅信号线G1-Gn和多个数据信号线D1-Dm，以及多个像素单元PX，每一个像素单元均连接到所述多个信号线G1-Gn和D1-Dm中相应的交叉对(crossing pair)，并且其中，像素单元PX基本上以矩阵形式排列。按图2中所示结构来说，液晶板组件300包括下板层100和上板层200，以及介于其间的液晶材料层3。
栅线G1-Gn被用于传输栅信号(也称作扫描信号)，并且数据线D1-Dm被用于传输数据信号。栅线G1-Gn基本上沿行方向延伸，并且基本上相互平行，而数据线D1-Dm基本上沿列方向延伸，并且基本上相互平行。
每一个像素单元PXij，即连接到第i(i＝1，2，...，n)条栅线Gi和第j(j＝1，2，...，m)条数据线Dj的像素PX，包括连接到信号线Gi和Dj的相应开关元件Qij和连接到液晶电容器Clc以及该像素的存储电容器Cst。如果期望的话，可以省略存储电容器Cst。
开关元件Qij可以是在下面板层100上提供的三端元件，例如薄膜场效应晶体管(TFT)，它包括连接到栅线Gi的控制端、连接到数据线Dj的输入端(第一源极/漏极)，以及输出端(第二源极/漏极)，所述输出端连接到液晶电容器Clc的像素电极部分191并且连接到存储电容器Cst。
液晶电容器Clc具有在下面板层100中形成的像素电极191和在上面板层200中形成的公共电极270，而两个电极191和270之间的液晶材料层3起到电介质材料的作用。像素电极191被连接到开关元件Q，并且公共电极270被在上板200的整个表面上形成，并接收公共电压Vcom。和在图2中所示的不同，可替换地也可以在下板层100上提供公共电极270，并且在这种情况下，两个电极191和270中至少一个可以被形成为线形或条形，以便与另一个相互交错接合(interdigitation)。
存储电容器Cst起到辅助电荷存储部件的作用，用于补充液晶电容器Clc的存储容量，并且Cst可以被作为在下板层100上提供的单独的信号线(未示出)而形成，而像素电极191与其重叠，并使绝缘体介于其间，并且例如公共电压Vcom(即，地)等的预先确定的电压被施加到所述单独的信号线。而且，当像素电极191通过绝缘体介质与紧邻的前一条栅线重叠时，可以形成存储电容器Cst。
为了实现彩色显示器，每一个像素单元PX专门显示原色(空间划分)之一和/或像素单元PX被激活，以便随着时间(时间划分)交替地显示不同的原色之一，所以通过原色的空间和/或时间和可以辨认出期望的颜色。例如，原色可以是红、绿和蓝这三原色。图2示出了空间划分的一个例子，其中，每一个像素单元PX包括滤色器230，滤色器230在光学上使原色之一在上面板200的相应于像素电极191的区域通过。和图2中所示的滤色器230不同，可以在下面板100的像素电极191以上或以下形成滤色器230。
可以提供至少一个偏振器(未示出)，用于使光偏振，并且所述偏振器可以被附在液晶板组件300的外表面上。
往回参考图1，在一个实施例中，灰度电压发生器800产生和像素单元PX的光透射率需求有关的两组灰度电压(或一组参考灰度电压)。在一个实施例中，所述两组灰度电压其中之一相对于给定的参考或公共电压具有正值，并且另一组具有负值。
栅驱动器400连接到液晶板组件300的栅线G1-Gn，并且将数字切换的栅信号施加到栅线G1-Gn，该栅信号包括栅导通电压(gate-on)Von和栅关断(gate-off)电压Voff的组合。
数据驱动器500连接到液晶板组件300的数据线D1-Dm，从灰度电压发生器800选择模拟灰度电压，并将其作为数据信号施加到数据线D1-Dm。在这个方面，如果灰度电压发生器800不提供驱动像素单元PX所需的全部灰度电压而是只提供预先确定的数量的参考灰度电压，则数据驱动器500使用所述参考灰度电压为所有灰度级产生附加的灰度电压，并从所产生的灰度电压范围中选择数据信号。
信号控制器600控制栅驱动器400和数据驱动器500。
可以将驱动器400、500、600和800以至少一个IC芯片的形式直接安装在液晶板组件300上，或者它可以被安装在柔性印刷电路薄膜(未示出)上，并以TCP(带载封装，tape carrier package)的形式附接在液晶板组件300上，或者，它可以被安装在单独的印刷电路板(未示出)上。另外，驱动器400、500、600和800可以分别与信号线G1-Gn和D1-Dm、薄膜晶体管(TFT)以及开关元件Q一起集成在液晶板组件300上。作为又一种选择，驱动器400、500、600和800可以被集成为单个芯片，并且在这种情况下，它们其中至少一个或者它们中间至少一个成员可以被置于所述单个芯片之外。
现在将更详细地描述LCD的操作。
信号控制器600从外部的图形控制器(未示出)接收输入视频信号R、G和B以及用于控制输入视频信号的显示的输入控制信号。输入控制信号包括例如垂直同步信号Vsync、水平同步信号Hsync、主时钟信号MCLK、数据使能信号DE，等等。
信号处理器600基于输入视频信号R、G和B以及输入控制信号，根据液晶板组件300的工作条件恰当地处理输入视频信号R、G和B，并且作为响应产生栅控制信号CONT1和数据控制信号CONT2等等，并将栅控制信号CONT1传送到栅驱动器400，并将数据控制信号CONT2和经处理的视频信号DAT传送到数据驱动器500。
栅控制信号CONT1包括用于指示扫描开始的扫描开始信号STV，以及至少一个用于控制栅导通电压Von的输出时间段(period)的时钟信号。此外栅控制信号CONT1可以包括用于限制栅导通电压Von的持续时间的输出使能信号OE。
数据控制信号CONT2包括用于通知开始传输针对一行像素PX的视频数据的水平同步开始信号STH、用于指示将数据信号施加到数据线D1-Dm的加载信号TP，以及数据时钟信号HCLK。此外数据控制信号CONT2可以另外包括用于将数据信号的电压相对公共电压Vcom的极性(数据信号的这个属性此后被称作“数据信号极性”)进行反转的反相信号RVS。
数据驱动器500根据从信号控制器600接收到的数据控制信号CONT2接收针对一行像素PX的数字视频信号DAT，选择相应于每一个数字视频信号DAT的灰度电压以便将数字视频信号DAT转换为相应的模拟数据信号，并将所述相应的模拟数据信号施加到数据线D1-Dm中相应的一个。
栅驱动器400根据来自信号控制器600的栅控制信号CONT1将栅导通电压Von施加到栅线G1-Gn，以便导通连接到栅线G1-Gn的开关元件Q。然后，已经被施加到数据线D1-Dm的数据信号通过被导通的开关元件Q被施加到相应的像素单元PX的像素电极。
施加到像素电极的数据信号的电压和公共电压Vcom之间的差作为每一个像素单元PX的液晶电容器Clc的充电电压，即，像素电压。液晶分子的排列被根据像素电压的大小而改变，并且透过液晶材料层3的光的偏振被相应地改变。偏振的变化表现为附接在液晶板组件300上的偏振器的光的强度或透射率上的变化。
这个过程在一个水平时间段(time period)的时间单元(即“1H”，它等于水平同步信号Hsync和数据使能信号DE的一个时间段，)上被重复地执行，藉此当在垂直扫描时间段上将栅导通电压Von顺序地施加到所有的栅线G1-Gn时，从而将数据信号施加到所有的像素单元PX，因此显示了一帧的图像。
当一帧完成时，开始下一帧，并且在一个实施例中，控制施加到数据驱动器500的反相信号RVS的状态(“帧反转(frame inversion)”)，以使施加到每一个像素单元PX的数据信号的极性可以和前一帧中的极性相反，从而沿反方向扭转液晶分子。在这种情况下，即使在一个帧中，流过一条数据线的数据信号的极性也能够被根据反相信号RVS的特性而改变(例如行反转或点反转)，或者，施加到一个像素行的数据信号的极性可以不同(例如列反转或点反转)。
现在将参考图3A到图7详细地描述根据一个示范性实施例的LCD的驱动器。
图3A是图1的数据驱动器的示意框图，图3B是图3A的数模转换器(DAC)的示意框图，并且图4是图3B的解码器单元的示意框图。图5是图4的一个解码器的电路图，图6A和图6B是图5的升压电路(boost circuit)的电路图，并且图7是图3B的电压选择单元的电路图。
在下面假设输入的视频数据DAT每像素具有例如6比特，从而规定每像素64个不同的灰度级。
数据驱动器500包括至少一个如图3A中所示的数据驱动IC 540，并且数据驱动IC 540包括移位寄存器501、锁存器502、数模转换器(DAC)503和模拟输出缓冲器504。
当数据驱动IC 540的移位寄存器501接收到水平同步开始信号STH时，它根据数据时钟信号HCLK将输入的视频数据DAT顺序地移位，并将它们传输到锁存器502。在数据驱动器500包括多个数据驱动IC 540的情况下，移位寄存器501可以将由移位寄存器501自身处理的整个视频数据DAT移位，并且它可以将移位时钟信号SC输出到相邻数据驱动IC的移位寄存器。
锁存器502包括第一和第二锁存器(未示出)。第一锁存器顺序地(串行地)从移位寄存器501接收视频数据DAT并将其存储，并且第二锁存器同时(并行地)在加载信号TP的上升沿从第一锁存器接收视频数据DAT，将其存储，并在加载信号TP的下降沿将其输出到DAC 503。
DAC 503将来自锁存器502的数字视频数据DAT转换为相应的模拟数据电压Vdat，并将其输出到缓冲器504。
缓冲器504通过输出端Y1-Yr输出来自DAC 503的经过缓冲形式的数据电压。输出端Y1-Yr被连接到相应的数据线D1-Dm。
如图3B中所示，DAC 503包括解码器单元510、电压选择单元530和电阻器阵列550。
解码器单元510连接到电源电压VDD和时钟信号CLK，并且如上所述，它接收数字数据信号DAT。
如图4中所示，解码器单元510包括多个2-到一个4位(2-to-one-of-4bit)解码器511、513、515。
解码器511、513、515分别接收低两位(DAT0和DAT1)、中间两位(DAT2和DAT3)，以及高两位(DAT4和DAT5)，并分别输出低四位DECl、中间四位DECm和高四位DECh。现在将参考图5更详细地描述这个操作。
图5示出了解码器511的结构作为例子，并且其他的解码器513和515具有相同的结构，所以将省略对它们的描述。
这里，带有尾标“b”或“B”的数据信号DAT或时钟信号CLK指示反相信号。例如，当DAT1具有高电平或低电平时，DAT1b具有相应的低二进制电平或高二进制电平。
参考图5，解码器511包括第一到第四级511a、511b、511c和511d，所述第一到第四级包括多个N型晶体管N11、N12、N21、N22、N23、N24、N31、N32、N33和N34，多个P型晶体管P11、P12、P21、P22、P23、P24、P31、P32、P33和P34，以及升压电路BST11-BST14和BST2。
第一级511a、第二级511b和第四级511d包括一对CMOS开关单元SWU和SWUb，其中，N型晶体管和P型晶体管的控制端和输出端(漏极)被相应地连接。第一级511a包括一对开关单元，并且第二级511b和第四级511d分别包括两对开关单元。
例如，在第一级511a的开关单元SWU中，N型晶体管N11和P型晶体管P11的控制端被连接，并且两个晶体管N11和P11的输出端也被连接。在两个开关单元SWU和SWUb中，N型晶体管N11和N12的源极被连接到地，并且P型晶体管P11和P12的源极被连接到VDD。第一数据信号DAT1被输入到开关单元SWU，其反相信号DAT1b被输入到开关单元SWUb，并且根据数据信号DAT1和反相的数据信号DAT1b的操纵，地电压或电源电压VDD被传输到下一级。
第三级511c包括多个升压电路BST11、BST12、BST13、BST14和BST2，并且它从第二级511b接收四位信号OUT1，将高电平放大或移位到电源电压VDD的电平之上，并将电压被提升的4位信号OUT2输出到第四级511d。
如图6A和6B中所示，例如，升压电路BST11包括多个晶体管N4、N5和P4，以及电容器C1，并且升压电路BST2包括多个晶体管N6到N8和电容器C2。其他的升压电路BST12、BST13和BST14具有和BST11相同的结构。
如图6A中所示，第一升压电路BST11的三个晶体管N4、N5和P4控制端(栅极)被共同连接到电源电压VDD，并且晶体管N4的输入端(第一源极/漏极)也被连接到电源电压VDD。晶体管N4的输出端(第二源极/漏极)被连接到晶体管P4的输入端(第一源极/漏极)，并且也通过电容器C1连接到N5的输入端(第一源极/漏极)。两个晶体管P4和N5的输出端被连接，并且来自第二级511b的输出OUT1被输入到晶体管N5的输入端。
第二升压电路BST2作为周期电压加倍器(periodic voltage doubler)工作，并且当CLK为高时，在其OUT2端上周期性地具有高于Vdd的高电平，即使第二升压电路BST2由电源电压VDD供电，并被连接成具有和地电压相同的低电平，也是如此。第二升压电路BST2接收第一和第二时钟信号CLK和CLKB，每一个时钟信号均具有相互相反的相位。
升压电路BST2包括晶体管N6到N8，它们全都是N型晶体管。晶体管N6的输入端被连接到电源电压VDD，其控制端被连接到第二时钟信号CLKB，并且其输出端被连接到晶体管N7的控制端。晶体管N7的输入端被连接到第一时钟信号CLK，其输出端被连接到晶体管N8的输出端。晶体管N8的控制端被连接到第二时钟信号CLKB，并且其输入端被连接到地电压。电容器C2连接在晶体管N7的控制端和输出端之间。
现在将描述具有上述结构的解码器单元511的工作，并且是在假设数据信号DAT1和DAT0分别具有低电平(00)的情况下。因此，数据信号DAT1和DAT0的反相信号DAT1b和DAT0b分别具有高电平。
首先，当具有低电平的数据信号DAT1被输入到第一级511a的开关单元SWU时，N型晶体管N11被关断，并且P型晶体管P11被导通，以便将电源电压VDD输出到下一级511b。同时，当具有高电平的反相信号DAT1b被输入到第一级511a的开关单元SWUb时，N型晶体管N12被导通并且P型晶体管P12被关断，以便将地电压传输到下一级511b。
同样地，在第二级511b中，数据信号DAT0具有低电平，并且其反相信号DAT0b具有高电平，第二级511b中的第一开关单元SWU将电源电压VDD输出到下一级511c的升压电路BST11，并且第二开关单元SWUb也将电源电压VDD，即，晶体管N22的输入，输出到升压电路BST12。第二级511c中的第三开关单元SWU将电源电压输出到升压电路BST13，并且第四开关单元SWUb将地电压输出到升压电路BST14。
如图6A中所示的第一升压电路BST11接收电源电压VDD，即来自第二级511b的输出OUT1。
关于第一升压电路BST11，晶体管N4的输入端和控制端被共同连接到电源电压VDD，所以N4起到二极管接法的晶体管的作用，并且当OUT1为低时处于始终导通的状态，以便在OUT1为低时对电容器C1充电(可以利用二极管或二极管电阻器串联电路代替N4，用于在OUT1为低时对电容器C1充电。)。结果，当OUT1为低时在节点(a)出现的电压具有通过从电源电压VDD减去晶体管N4的阈值电压所获得的值(当OUT1为低时Va＝Vdd-Vt)。在晶体管P4的情况中，当OUT1为低时，P4的输入端，即，节点(a)的电压小于连接到其控制端的电源电压VDD，因此当OUT1为低时晶体管P4处于关断状态。
在晶体管N5的情况中，依据输入电压OUT1确定晶体管N5的状态。即，当电源电压VDD被输入到晶体管N5时，其控制端的电压和其输入端的电压变得相等，所以晶体管N5被关断，而如果地电压(当OUT1为低时)被输入到晶体管N5时，其控制端的电压变得相对较高，所以晶体管N5导通，从而在OUT1为低时将OUT1的低电压耦合到OUT2端。
相反，当OUT1为高时(接近等于电源电压VDD)，节点(a)处的电压增加到和电源电压VDD与由电容器C1存储的电压之和一样高。因此，P4的输入端处的电压高于其控制端的电压，所以在OUT1为高时晶体管P4被导通，以便将节点(a)上高于Vdd的电压耦合到OUT2端。如上所述，此时晶体管N5被关断。结果，在OUT1为高时，基本上两倍于电源电压VDD的电压OUT2被输出。总之，当在OUT1端输入地电压时，在OUT2端输出地电压。当在OUT1端输入电源电压VDD时，在OUT2端输出相应于基本上两倍于电源电压VDD的电压。
如图6C中所示，第二升压电路BST2接收第一时钟信号CLK，第一时钟信号CLK具有和电源电压VDD相同的幅度。在一个实施例中，第一时钟信号CLK具有大约75％或者更高的占空比，并且第二时钟信号CLKB具有和电源电压VDD相同的幅度以及大约25％或更小的占空比。
当第一时钟信号CLK具有低电平并且第二时钟信号CLKB具有高电平时，晶体管N6和N8被导通，以便将输入电压VDD传输到节点(b)，即传输到电容器C2的一端，并将地电压传输到电容器C2的另一端，所以电源电压VDD施加在电容器C2的两端，并且电容器C2的节点(b)充电到VDD电平。
随后，当第一时钟信号CLK被改变到高电平并且第二时钟信号CLKB被改变到低电平时，两个晶体管N6和N8被关断。相应地，电容器C2的上端(节点(b))被从输入电压VDD切断(因为N6不导通，已经被关断)，因此能够浮动到更高电压状态，并且电容器C2的下端接收为高的第一时钟信号CLK的电压(VDD)，所以在电容器C2一端处的电压，即在节点(b)的电压增高到通过将为高的第一时钟信号CLK的电压与先前的电源电压VDD相加获得的值。即，像在升压电路BST11中那样，在OUT3端输出相应于大约两倍于电源电压VDD的电压。
此时，根据来自升压电路BST11、BST12、BST13和BST14的输出OUT2，基于来自升压电路BST2的地电压和输出OUT3中的哪一个被选择，来选择属于开关单元SWU和SWUb的N型晶体管N31、N32、N33和N34其中之一和P型晶体管P31、P32、P33和P34其中之一，以便最终被作为解码器511的输出DEC0、DEC1、DEC2和DEC3的输出而产生。
例如，当升压电路BST11的输出OUT2具有高电压电平时，晶体管N31被导通，并且产生地电压作为解码器511的输出DEC3，并且当升压电路BST11的输出OUT2具有低电压电平时，晶体管P31被导通，并且产生高电压作为解码器511的输出DEC3。总之，解码器511同时工作，以便将编码格式从DAT信号的多位格式改变为一个N位(one of N)(即，1-of-4)格式，并提高每一个所述一个N位的工作电压范围。
以这种方式产生的解码器511、513和515的输出被输入到电压选择单元530。
参考图7，在左边部分示出了多个预先定义的灰度电压，即64个灰度电压V1～V64，所述灰度电压的值可以通过使用电阻器阵列550来设置，并且，针对每一行灰度电压V1～V64设置了三个开关元件SW。即，开关元件SW被以总共64行和3列的矩阵形式设置。在一个实施例中，开关元件SW可以包括MOS传输晶体管。在另一个实施例中，开关元件SW可以包括CMOS传输门，用于通过它传输一个或更多个极性的模拟电压。
更重要(more significant)或更上部的解码器输出DEC0h、DEC1h、DEC2h和DEC3h，它们被划分为四组，并且相应于所述四组其中之一的16个开关元件被选择。然后，对于中间重要(middle significant)的解码器输出DEC0m、DEC1m、DEC2m和DEC3m，16个被选择的开关元件被划分为四组，并且相应于所述组其中之一的4个开关元件SW被选择。最后，对于较下部或最不重要(least significant)的解码器输出DEC0l、DEC1l、DEC2l和DEC3l，四个被选择的开关元件SW其中之一被选择。(注意4×4×4＝64)可以此方式选择单个灰度电压以定义模拟数据电压Vdat，所述模拟数据电压Vdat被施加到数据线D1-Dm。图8示出了通过仿真选择解码器输出DEC0h、DEC1h、DEC2h、DEC3h、DEC0m、DEC1m、DEC2m、DEC3m、DEC0l、DEC1l、DEC2l和DEC3l的过程可以获得的波形，以及在电源电压VDD和时钟信号的电平大约是5V的条件下的数据电压Vdat。
当两个晶体管N6和N8的阈值电压分别是0.7伏时，从升压电路BST2产生的电压理论上是8.6伏，这是通过从10伏减去1.4伏，即两个晶体管N6和N8的阈值电压而获得的，所述10伏是通过将电源电压VDD与高态时钟信号CLK的电压相加而获得的。但是，当考虑到晶体管N6到N8中存在的寄生电容而执行仿真时，未获得所述8.6伏的理论值，而是获得了解码器的输出DEC0h、DEC1h、DEC2h、DEC3h、DEC0m、DEC1m、DEC2m、DEC3m、DEC0l、DEC1l、DEC2l和DEC3l的大约7伏的输出值。即，所述结果是当第二时钟信号CLKB具有高电平时，通过将电容器C2两端的电压不是4.3伏而是由于寄生电容所致的比所述4.3伏低1伏的大约3.3伏纳入考虑而获得的。
但是，该电压电平，即3.3伏，足以使图7的开关元件SW导通，该开关元件SW被示为与电压选择单元530串联，以便输出灰度电压V1～V64作为数据电压Vdat。
现在将参考图9A和图9B描述包括数字转换器的数据驱动器500的操作。
首先，当工作于大约0伏到5伏的二进制范围内的视频数据DAT被从信号控制器600输入到数据驱动器500时(S901)，它通过移位寄存器501和和锁存器502(S903)，然后被输入到DAC 503。输入的数据DAT在解码器单元510中被解码(S905)，在电压选择单元530中被选择作为模拟电压(S907)，然后被作为数据电压Vdat施加到数据线D1-Dm(S909)。
具体来说，在解码步骤S905中，通过与电源电压相连的开关单元SWU产生第一输出(S905a)，然后，通过使用第一升压电路BST11、BST12、BST13和BST14放大所述开关电压(S905b)。而且，时钟信号CLK和CLKB被通过第二升压电路BST2输入并放大(S905c)，然后，第一升压电路BST11、BST12、BST13和BST14的输出或者第二升压电路BST2的输出被选择(S905d)。
因此，通过使用升压电路BST11、BST12、BST13、BST14和BST2，根据示范性实施例的显示设备的数据驱动器500可以获得期望的高幅度的模拟数据电压Vdat，所述升压电路只使用一个电源电压VDD却产生更高幅度的数字选择信号。因此，和使用DC/DC转换器形成第二电源的情况相比，不仅能够减少用于安装驱动电路的面积，而且能够可观地降低减少功耗，因为不需要单独的DC/DC转换器。
要理解，本发明公开不局限于所公开的实施例，相反，旨在涵盖包括在本公开精神和范围内的各种修改和等同布置。
权利要求
1.一种数模转换器(DAC)，包含第一组端子，用于接收工作于第一预先定义的电压范围内的第一数字信号；输出端，用于输出跨越第二预先定义的电压范围工作的模拟信号，所述第二预先定义的电压范围实质上宽于所述第一预先定义的电压范围；一个或更多个解码器级，所述解码器级工作于所述第一预先定义的电压范围，并被配置成解码所述第一数字信号并从其产生工作于所述第一预先定义的电压范围内的第二数字信号；多个第一电压提升电路，所述第一电压提升电路耦合到所述一个或更多个解码器级，以便将所述第二数字信号转换为相应的工作于第三预先定义的电压范围内的第三数字信号，所述第三预先定义的电压范围实质上宽于所述第一预先定义的电压范围；和多个开关元件，所述开关元件可操作地耦合到所述输出端，并响应于由所述第一电压提升电路产生的所述第三数字信号而被配置成切换状态。
2.如权利要求1所述的DAC，其中所述第一电压提升电路中的每一个均包括第一电容器(C1)，当所述第一电压提升电路的输入信号处于二进制高电平时，所述第一电容器被充电到定义提升量的电压，并且可操作地耦合成与所述输入信号串联，从而产生被提升的输出信号，所述输出信号的幅度是所述提升量与所述输入信号的所述二进制高电平之和的函数。
3.如权利要求2所述的DAC，其中，所述第一电压提升电路中的每一个还包括P型晶体管，所述P型晶体管具有耦合到VDD电源线的栅极和耦合到所述第一电容器(C1)的一个极板的第一源极/漏极；第一N型晶体管，所述第一N型晶体管具有共同耦合到所述VDD电源线的栅极和第一源极/漏极和耦合到所述第一电容器(C1)的所述的一个极板的第二源极/漏极；和第二N型晶体管，所述第二N型晶体管具有耦合到所述VDD电源线的栅极和耦合到所述第一电容器(C1)的相对的极板的第一源极/漏极；其中所述P晶体管和所述第二N晶体管的第二源极/漏极耦合到所述第一电压提升电路的输出端。
4.如权利要求1所述的DAC，还包含第二电压提升电路，所述第二电压提升电路耦合到DAC的时钟线，以便将在那里出现的时钟信号转换为所述第三预先定义的电压范围的相应高电压。
5.如权利要求4所述的DAC，其中，所述第二电压提升电路包含第一和第二晶体管，所述第一和第二晶体管的控制端共同连接到所述时钟线的第一条线，其中，所述第一条线传送第一时钟信号；第三晶体管，所述第三晶体管具有连接到所述第一晶体管的输出端的控制端、连接到所述时钟线的第二条线的输入端，以及连接到所述第二晶体管的所述输出端的输出端，其中，所述第二条线传送第二时钟信号；和连接在所述第三晶体管的所述控制端和所述输出端之间的电容器，其中，所述第一时钟信号和所述第二时钟信号具有相反的相位。
6.一种数模转换器(DAC)，包含接收外部数据信号的解码器单元；被构造成产生多个灰度电压的电阻器阵列；和被构造成基于所述解码器单元的输出选择所述灰度电压其中之一的电压选择单元，其中，所述解码器单元包含多个解码器，每一个解码器均具有第一和第二升压电路，用于通过使用较低幅度的电源电压产生被提升的电压电平的输出。
7.如权利要求6所述的DAC，其中，每一个解码器均包含被顺序连接的第一到第三开关级。
8.如权利要求7所述的DAC，其中，所述第一升压电路被置于所述第二和第三级之间。
9.如权利要求8所述的DAC，其中，所述第一升压电路包含第一到第三晶体管，所述第一到第三晶体管的控制端被共同连接到所述电源电压；和电容器，所述电容器将一端连接到所述第一和第二晶体管连在一起的第一源极/漏极，并将另一端连接到所述第三晶体管的第一源极/漏极。
10.如权利要求9所述的DAC，其中，所述第一晶体管的第二源极/漏极连接到所述电源电压，并且所述第二和第三晶体管的第二源极/漏极彼此连接，并且，所述电容器的所述另一端连接到所述第二级，并且，所述第三晶体管的第二源极/漏极连接到所述第三级。
11.如权利要求10所述的DAC，其中，所述第一和第三晶体管是N型MOS晶体管，并且所述第二晶体管是P型MOS晶体管。
12.如权利要求7所述的DAC，其中，所述第二升压电路基于具有相反相位的第一和第二时钟信号产生输出，并将所产生的输出提供给所述第三级。
13.如权利要求12所述的DAC，其中，所述第二升压电路包含第一和第二晶体管，所述第一到第二晶体管的控制端被共同连接到所述第二时钟信号；第三晶体管，所述第三晶体管具有连接到所述第一晶体管的输出端的控制端、连接到所述第一时钟信号的输入端，以及连接到所述第二晶体管的所述输出端的输出端；和连接在所述第三晶体管的所述控制端和所述输出端之间的电容器，其中，所述第一晶体管的所述输出端被连接到所述第三级。
14.如权利要求13所述的DAC，其中，所述数据信号包含多个位，所述第一到第三级分别包含至少一对相互连接的开关单元，并且所述这对开关单元其中之一接收所述多个位其中之一，并且另一个接收所述这一位的反相信号。
15.如权利要求14所述的DAC，其中，所述开关单元分别包括两个不同的晶体管，并且所述两个晶体管的控制端彼此连接，所述两个晶体管的输出端彼此连接，所述两个晶体管的输入端分别连接到第一和第二电压。
16.如权利要求15所述的DAC，其中，所述第一电压是地电压或者前级的输出电压，并且所述第二电压是电源电压。
17.如权利要求16所述的DAC，其中，属于所述第二级或所述第三级的开关单元的数量等于第一升压电路的数量。
18.如权利要求17所述的DAC，其中，属于所述第一级的开关单元的数量小于属于所述第二或第三级的开关单元的数量。
19.如权利要求18所述的DAC，其中，所述第一级包含一对开关单元，所述第二级包含两对开关单元，并且所述第二级的所述两对开关单元其中之一连接到所述第一级的一个开关单元，并且所述第二级的所述两对开关单元中的另一个连接到所述第一级的剩下的另一个开关单元。
20.一种方法，用于将工作于第一预先定义的电压范围内的第一数字信号转换为跨越第二预先定义的电压范围工作的模拟信号，所述第二预先定义的电压范围实质上宽于所述第一预先定义的电压范围，所述方法包含解码所述第一数字信号并从其产生工作于所述第一预先定义的电压范围内的第二数字信号；将所述第二数字信号转换为相应的工作于第三预先定义的电压范围内的第三数字信号，所述第三预先定义的电压范围实质上宽于所述第一预先定义的电压范围；和响应于所述第三数字信号，从用于定义所述模拟信号的所述第二预先定义的电压范围选择期望的电压。
21.如权利要求19所述的方法，其中，将所述第二数字信号转换为相应的工作于第三预先定义的电压范围内的第三数字信号的所述步骤包括当所述第二数字信号处于二进制高电平时充电到定义提升量的电压，从而产生所述第三数字信号作为被提升的输出信号，所述被提升的输出信号的幅度是所述提升量与所述第二数字信号的所述二进制高电平之和的函数。
22.一种用于驱动用于将外部视频数据转换为模拟电压的显示设备的方法，所述方法包含输入所述视频数据；移位并锁存所述视频数据；解码所述被移位和锁存的视频数据；和选择相应于所述被解码的视频数据的电压，并将所选择的电压转换为所述模拟电压，其中，解码所述被移位和锁存的视频数据包含产生第一输出；提升所述第一输出；使用具有不同相位的多个时钟信号产生第二输出；和依据所述第一输出，输出所述第二输出或者接地电压作为所述被选择的电压。
23.如权利要求22所述的方法，其中，所述显示设备包含多个像素和连接到所述像素的数据线，并且用于驱动所述显示设备的所述方法还包含将所述模拟电压施加到所述数据线。
全文摘要
一种数模转换器(DAC)包括解码器单元，用于接收工作于第一预先定义的电压范围上(即0到5伏)的外部数字数据信号；电阻器阵列，用于产生多个跨越第二电压范围定义的灰度电压，所述第二电压范围实质上宽于所述第一预先定义的电压范围；和，电压选择单元，用于基于所述解码器单元的输出选择所述灰度电压其中之一，其中，所述解码器单元包括多个解码器级以及第一和第二升压电路，用于产生工作于实质上宽于所述第一预先定义的电压范围的第三电压范围(即0到7伏)上的输出信号，而不要求额外的电源用于产生所述第三电压范围(即0到7伏)的电压。
文档编号G09G3/34GK101060334SQ20071009617
公开日2007年10月24日 申请日期2007年4月18日 优先权日2006年4月18日
发明者金哲民, 金一坤, 李起昌, 崔良和, 权五敬 申请人:三星电子株式会社, 汉阳大学校产学协力团