基于可编程逻辑器件的大容量超高速图像数字信号发生器的制作方法

专利名称：基于可编程逻辑器件的大容量超高速图像数字信号发生器的制作方法
技术领域：
本发明涉及图像数字信号处理技术领域，尤其涉及一种基于可编程逻辑器件的大 容量超高速图像数字信号发生器。
背景技术：
随着遥感空间探测技术的发展，遥感卫星图像需要具备大视场、高分辨率等特点， 该要求的提出使得遥感卫星相机必须由多片CCD传感器拼接焦面，每片CCD传感器的像元 输出模拟信号经过lObits甚至12bits位深的量化后以数字信号同步进行高速传输，经相 机图像接收处理设备接收后，最终完成相机图像的分析、处理及显示等操作。图像接收处理 设备是遥感空间探测技术中的重要组成部分，是用户来获取、分析、处理空间信息的唯一途 径。在图像接收处理设备、相机分析检测设备等系统的研制、调试、集成过程中都需要大容 量超高速图像数字信号发生器，以替代存在危险性、昂贵、复杂的实际信号获取过程，完全 模拟产生实际系统所需要的高速数字信号，以便测试、验证系统其他接收设备的功能和性 能。假设某遥感卫星(XD相机由10片(XD传感器拼接焦面，每片(XD传感器的像元输 出模拟信号经过12bits位深量化后以100MHz的数字信号同步进行高速传输，那么为了完 全模拟(XD相机的数据输出，则图像数字信号发生器输出的数据吞吐率需高达2000MB。显 然在如此高的数据吞吐率的要求下，传统的基于PC机的图像信号发生器无法同步并行输 出多路高速数字信号，因此急需开发一种大容量超高速的图像数字信号发生器。

发明内容
针对上述存在的技术问题，本发明的目的是提供一种基于可编程逻辑器件的大容 量超高速图像数字信号发生器。为达到上述目的，本发明采用如下的技术方案高分辨率超高速率图像信源主控制板、高分辨率超高速率图像信源从控制板、高 分辨率超高速率图像主信源板、高分辨率超高速率图像从信源板、千兆网板、基准时钟合成 卡、嵌入式控制板、DVI显示驱动卡、SSD固态存储硬盘阵列；其中高分辨率超高速率图像信源主控制板和高分辨率超高速率图像主信源板负 责第1路主份图像和第1路备份图像的输出；高分辨率超高速率图像信源从控制板和高分辨率超高速率图像从信源板负责第2 路主份图像和第2路备份图像的输出；高分辨率超高速率图像信源主控制板和高分辨率超高速率图像主信源板，高分辨 率超高速率图像信源从控制板和高分辨率超高速率图像从信源板分别通过各自的64pin 的并行I/O和1394B接口进行通讯；高分辨率超高速率图像信源主控制板与高分辨率超高速率图像信源从控制板之 间通过1394B接口进行通讯；
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SSD固态存储硬盘阵列分别与高分辨率超高速率图像主信源板、高分辨率超高速 率图像从信源板通过SATA接口进行数据传输；基准时钟合成卡通过SMA接口分别向高分辨率超高速率图像信源主控制板、高分 辨率超高速率图像信源从控制板、高分辨率超高速率图像主信源板、高分辨率超高速率图 像从信源板提供时钟信号；高分辨率超高速率图像信源主控制板与嵌入式控制板之间采用DB9接插件通过 RS232方式进行通讯；高分辨率超高速率图像信源主控制板与千兆网板、DVI显示驱动卡之间通过 1394B接口进行通讯。所述高分辨率超高速率图像信源主控制板与高分辨率超高速率图像信源从控制 板的内部电路，主要由大规模可编程逻辑器件FPGA、配置芯片、1394B接口电路、RS232接口 电路、并行10电路、并串转换电路组成。高分辨率超高速率图像主信源板与高分辨率超高速率图像从信源板的内部电路 主要由大规模可编程逻辑器件FPGA、配置芯片、1394B接口电路、硬盘接口电路、并行10电 路、并串转换电路组成。当系统工作在图像下载模式下时，所述基于可编程逻辑器件的大容量超高速图像 数字信号发生器通过千兆网板接收远程PC机发送过来的待发送的图像数据，并存储到其 内部的SSD固态存储硬盘阵列；当系统工作在图像发送模式下时，所述基于可编程逻辑器件的大容量超高速图像 数字信号发生器根据远程PC机或者本地触摸屏所设置的工作参数，从内部的SSD固态存储 硬盘阵列取出图像数据按照设定的格式进行图像输出。所述千兆网板，用于接收远程PC机通过干兆网口发送出来的数据和命令，并转化 为系统内部信号传输的格式，主要由千兆网物理层芯片88E1111、千兆网数据链路层芯片 PM3386以及FPGA芯片构成。基准时钟合成卡，主要由任意频率产生芯片Si5338组成，用于产生生频率为 0. 3MHz-200MHz可调的高稳定时钟信号。嵌入式控制板，主要由三星公司的ARM芯片S3C2440构成，用于人机交互，并生成 基准时钟合成卡、高分辨率超高速率图像信号发生板的控制信号。DVI显示驱动卡，主要由FPGA芯片、PSRAM缓存芯片和DVI驱动芯片TFP410组成， 用于将发送的图像数据进行格式转换后直接显示在具备DVI接口的IXD显示器上。SSD固态存储硬盘阵列，由4块SSD固态存储硬盘组成，用于存储待发送的图像数 据。本发明具有以下优点和积极效果不仅可以替代传统的基于PC机的图像信号发生器以模拟输出较低频率图像数 据，而且还能弥补现有的数字信号发生器无法同步输出多路高速数据的技术空白。


图1是本发明提供的大容量超高速图像数字信号发生器系统框图。图2是本发明大容量超高速图像数字信号发生器的内部结构图。
图3是本发明中主控制板FPGA内部功能框图。图4是本发明中信源板FPGA内部功能框图。图5是4台大容量超高速图像数字信号发生器级联示意图。
具体实施例方式
下面以具体实施例结合附图对本发明作进一步说明参见图1，本发明提供的大容量超高速图像数字信号发生器有两种工作模式数 据下载模式和图像发生模式。在图像下载模式下，大容量超高速图像数字信号发生器通过千兆网络接口 RJ45 接收远程PC机传来的待发送的图像数据(最大支持256GB)，并将图像数据保存到图像数字 信号发生器内部的SSD固态存储硬盘阵列中209。在图像发生模式下，大容量超高速图像数字信号发生器可以通过千兆网络接口 RJ45接收远程PC机设置的工作参数(称为远程控制)或者也可以脱离PC机直接接收LCD 触摸屏设置的参数(称为本地控制)，并根据要求输出4路模拟卫星相机的图像数据，输出 数据的格式分为LVDS并行输出、BLVDS串行输出和ECL串行输出三种。每台数字信号发生器能够同时输出4路图像数据，其中2路为图像数据主份输出， 2路为图像数据备份输出。主份图像数据可编辑，且像元输出频率0. 3MHz-200MHz任意可 调，像元数据位宽lbit-16bits任意可调，图像输出时序格式可进行调整；备份图像可以是 主份图像经过拼接、反序或灰度调整等处理后的图像，也可以是与主份相同的图像；主份和 备份图像的速率和格式一致；多台数字信号发生器在级联状态下能够完成多路图像数据的 同步输出。为了实现上述功能，大容量超高速图像数字信号发生器的内部结构如图2所示， 其由如下9个部件构成高分辨率超高速率图像信源主控制板201、高分辨率超高速率图像 信源从控制板202、高分辨率超高速率图像主信源板203、高分辨率超高速率图像从信源板 204、千兆网板205、基准时钟合成卡206、嵌入式控制板207、DVI显示驱动卡208、SSD固态 存储硬盘阵列209。其中高分辨率超高速率图像信源主控制板201和高分辨率超高速率图像主信源 板203负责第1路主份图像和第1路备份图像的输出；高分辨率超高速率图像信源从控制 板202和高分辨率超高速率图像从信源板204负责第2路主份图像和第2路备份图像的输
出o图2中各电路板之间的连接关系如下 图像信源主控制板201和图像主信源板203，图像信源从控制板202和图像从信 源板204分别通过各自的64pin的并行I/O和1394B接口进行通讯。 图像信源主控制板201与图像信源从控制板202之间通过1394B接口进行通讯。
SSD固态存储硬盘阵列209分别与率图像主信源板203、图像从信源板204通过 SATA接口进行数据传输。 基准时钟合成卡206通过SMA接口分别向图像信源主控制板201、图像信源从控 制板202、图像主信源板203、图像从信源板204提供时钟信号。
图像信源主控制板201与嵌入式控制板207之间采用DB9接插件通过RS232方 式进行通讯。 图像信源主控制板201与千兆网板205、DVI显示驱动卡208之间通过1394B接
口进行通讯。高分辨率超高速率图像信源主控制板201、高分辨率超高速率图像信源从控制板 202的内部电路构造完全一致，主要由大规模可编程逻辑器件FPGA、配置芯片、1394B接口 电路、RS232接口电路、并行10电路、并串转换电路等组成。其中大规模可编程逻辑器件 FPGA的10端口直接和1394B接口电路、并行10电路、RS232接口电路以及并串转换电路的 物理层芯片相连接，采用硬件描述语言直接构造接口逻辑电路已实现大规模可编程逻辑器 件FPGA对1394B接口电路、并行10电路、RS232接口电路以及并串转换电路的控制；配置 芯片用于存储FPGA器件的程序，其与FPGA器件无缝连接，上电后完成FPGA运行程序的自 动加载。高分辨率超高速率图像信源主控制板201、高分辨率超高速率图像信源从控制板 202由于其连接方式的不同，因此在不同工作模式下，两种控制板的功能略有差异。当系统工作在图像下载模式下时，高分辨率超高速率图像信源主控制板201主要负责①与PC机通信。通过一个1394B接口接受PC机传至千兆网板205的数据和命令。②与嵌入式控制板207通信。通过RS232接口接受嵌入式控制板207传来的命令， 或将PC机传来的命令转发给嵌入式控制板207。③与DVI显示驱动卡208通信。通过一个1394B接口向DVI显示驱动卡208发送 待显示的数据。④与主信源板203通信。通过一个1394B接口向主信源板203发送数据和命令。 其中，数据来自PC机，命令来自PC机或者嵌入式控制板207。⑤与从控制板202通信。通过一个1394B接口向从控制板202转发数据和命令。 其中，数据来自PC机，命令来自PC机或嵌入式控制板207。高分辨率超高速率图像信源从控制板202主要负责①与主控制板201通信，通过一个1394B接口接收主控制板201转发的数据和命 令。其中，数据来自PC机，命令来自PC机或嵌入式控制板207。②与从信源板204通信，通过一个1394B接口向从信源板204发送数据和命令。其 中，数据来自PC机，命令来自PC机或嵌入式控制板207。当系统工作在图像发送模式下时，高分辨率超高速率图像信源主控制板201主要负责①与主信源板203通信。通过一个68PIN的并行10接口接收来自主信源板203 的图像数据。②对图像数据进行拼接、反序或灰度调整等处理，处理后的数据被封装成符合相 机格式的数据。③封装好的并行LVDS数据通过高速并行接口 MDR-26输出；并行数据经过并/串 转换后，变成BLVDS串行信号通过高速串行接口 MDR-26输出，或者变成ECL串行信号通过 高速接口 SMA输出。④输出4路外同步信号或者接收其它201的1路外同步信号。图像信源从控制板202主要负责①与从信源板4通信。通过一个68PIN的并行10接口接收来自从信源板204的 图像数据。②对图像数据进行拼接、反序或灰度调整等处理，处理后的数据被封装成符合相 机格式的数据。③封装好的并行LVDS数据通过高速并行接口 MDR-26输出；并行数据经过并/串 转换后，变成BLVDS串行信号通过高速串行接口 MDR-26输出，或者变成ECL串行信号通过 高速接口 SMA输出。图3是信源主控制板201的FPGA功能框图，其主要模块有NI0SII处理器模块、 千兆数据接收模块、RS232串口通讯模块、并行10输入模块、图像处理模块、信号输出模块、 DVI数据抽样模块、DVI输出模块、数据/命令输出模块，参数保存模块及FIFO等。基于S0PC 技术构建了一个NI0SII处理器控制各模块协调工作，以完成各项功能。在下载模式下，千兆数据接收模块接收图像数据，送入FIFO，然后通过数据/命令 输出模块发送至主信源板203和信源从控制板202。在发送模式下，首先进行参数设置，如果采用远控方式设置参数，则由千兆数据接 收模块接收命令信息，通过FIFO送入参数保存模块后，再送给NI0SII处理器；如果采用本 控方式设置参数，则由RS232模块接收来自嵌入式控制板207的命令信息，送入OT0SII处 理器，并存入参数保存模块。NI0SII处理器对命令进行解析，将参数送给参数配置模块。参 数配置模块向图像处理模块、DVI抽样模块发出控制信号，并且通过数据/命令输出模块将 参数发送给主信源板203和信源从控制板202。参数设置完毕，接收到图像发送命令后，通 过并行10输入模块接收来自主信源板203的图像数据并输入到图像处理模块，图像处理 模块根据工作参数对数据进行处理和格式封装，由信号输出模块按并行LVDS、串行BLVDS、 ECL三种格式同时输出，另外还会将图像数据抽样后通过DVI输出模块传输给DVI显示驱动 卡208直接驱动DVI显示器显示。高分辨率超高速率图像主信源板203、高分辨率超高速率图像从信源板204的内 部电路构造及功能完全一致，主要由大规模可编程逻辑器件FPGA、配置芯片、1394B接口电 路、硬盘接口电路、并行10电路、并串转换电路等组成。其中大规模可编程逻辑器件FPGA 的10端口直接和1394B接口电路、硬盘接口电路、并行10电路以及并串转换电路的物理层 芯片相连接，采用硬件描述语言直接构造接口逻辑电路已实现大规模可编程逻辑器件FPGA 对1394B接口电路、硬盘接口电路、并行10电路以及并串转换电路的控制；配置芯片用于存 储FPGA器件的程序，其与FPGA器件无缝连接，上电后完成FPGA运行程序的自动加载。当系统工作在图像下载模式下时，高分辨率超高速率图像主信源板203、高分辨率 超高速率图像从信源板204主要负责通过1394B接口分别接收主控制板201、从控制板 202发送过来的图像数据，并将数据存储到SSD固态存储硬盘阵列209。当系统工作在图像发送模式下时，高分辨率超高速率图像主信源板203、高分辨率 超高速率图像从信源板204主要负责①通过1394B接口接收信源控制板发来的命令，对电路中各模块的参数进行设置。②从硬盘阵列中读取相应的数据，将数据通过一个68Pin的并行10接口发送给信
8源控制板。③封装好的并行LVDS数据通过高速并行接口 MDR-26输出；并行数据经过并/串 转换后，变成BLVDS串行信号通过高速串行接口 MDR-26输出，或者变成ECL串行信号通过 高速接口 SMA输出。图4是信源板FPGA的功能框图，其主要模块有NI0SII处理器模块、数据/命令 接收模块、写硬盘FIFO、读硬盘FIFO、硬盘控制模块、图像处理模块、信号输出模块、PLL配 置模块、并行10输出模块、参数设置模块等。基于S0PC技术构建了一个NI0SII处理器控 制各模块协调工作，以完成各项功能。在下载模式下，接收信源控制板发送过来的图像数据，通过写硬盘FIFO分流为4 路，在硬盘控制模块的控制下，通过SATA接口直接写入到SSD固态存储硬盘阵列209。在发送模式下，首先进行参数设置，数据/命令接收模块将接收的命令信息送入 FIFO，再写入参数保存模块。NI0SII处理器读出参数并进行解析，将解析的结果送入参数配 置模块，进行参数配置。参数设置完毕，接收图像发送命令后，在硬盘控制模块的控制下，从 硬盘读取数据到读硬盘FIFO中，并输入到并行10输出模块和图像处理模块。并行10输出 模块将图像数据发送至信源控制板。图像处理模块根据配置参数对数据进行处理和格式封 装以并行LVDS、串行BLVDS、ECL三种格式同时输出。其中并行LVDS数据输出时，还可通过 PLL配置模块中相关参数的配置来调整时钟和数据之间相位关系。千兆网板205主要由千兆网物理层芯片88E1111，千兆网数据链路层芯片PM3386 以及FPGA芯片构成，用于接收远程PC机通过千兆网口发送出来的数据和命令，并转化为系 统内部信号传输的格式以1394B端口输出给信源主控制板201 ；接收到的千兆以太网信号 经过物理层芯片和数据链路层芯片解析为MAC帧并输入到FPGA芯片，FPGA芯片内构建电 路进一步完成MAC帧的解析并按照系统内部传输的格式对数据进行封装输出到主信源控 制板201。基准时钟合成卡206主要由任意频率产生芯片Si5338组成，用于产生频率为 0. 3-200MHZ可调的高稳定时钟信号。基准时钟合成卡206中含有一个高稳定度的恒温晶 振，可选择输入时钟源是由内部晶振产生还是由外部输入提供，其输出为8个单端输出，其 中四个接到发生器内部的信源板和信源控制板，四个接到发生器的同步时钟输出端口，便 于级联使用。嵌入式控制板207主要由三星公司的ARM芯片S3C2440构成，其操作界面设计是 基于WinCE操作系统实现的，从而更加友好的完成人机交互，生成基准时钟合成卡、高分辨 率超高速率图像信源控制板、信源板的控制信号等操作。嵌入式控制板有两种工作模式远 控模式和本控模式。默认状态下是远控模式。 嵌入式控制板207通过RS232网络接口与信源主控制板201相连，在远控模式下， 接受管理计算机通过千兆网板205转发的参数设置信息(如时钟、数据长度、数据格式等)， 解析并进行相应的处理，控制基准时钟合成卡206的时钟输出以及LCD显示屏的显示等。本控模式下，用户可以通过LCD触摸屏进行直接相应设置，控制基准时钟合成的 时钟输出和产生高分辨率图像信源控制板、信源板的图像处理控制命令。DVI显示驱动卡208主要由FPGA芯片、PSRAM缓存芯片和DVI驱动芯片TFP410 组成，其通过1394B接口接收一路图像数据，解串后输出符合FPGA数据格式的LVDS数据，由FPGA控制模块处理后将数据转化为符合DVI接口的数据并输入到DVI驱动电路，显示在 DVI视频显示设备上。使得用户可以脱离PC机的来控制IXD显示器，方便快捷的观测发送 的图像数据。SSD固态存储硬盘阵列209由4块SSD固态存储硬盘组成，在本系统中共包含两个 "SSD固态存储硬盘阵列209”单元，分别与主信源板203、从信源板204相连接，组成RAID0 的存储阵列，以并行方式写入或者读取图像数据。在本发明中高分辨率超高速率图像信源主控制板201、高分辨率超高速率图像信 源从控制板202、高分辨率超高速率图像主信源板203、高分辨率超高速率图像从信源板 204上所采用的FPGA器件均为EP2SGX60EF1152C5，该器件自带高达300MHz的LVDS收发器 为图像像元的最高输出频率200MHz提供了物理通道上的保证，高分辨率超高速率图像主 信源板203、高分辨率超高速率图像从信源板204均采用FPGA器件直接构造了 RAID0阵列 的控制模块，控制SSD固态存储硬盘阵列209并行完成图像数据的读取和写入操作，从而 为图像像元频率高达200MHz的持续输出提供了数据链路层的保证。另外，由于FPGA器件 EP2SGX60EF1152C5支持PLL锁相环模块的重配置，使得用户能够在线调整输出时钟和数据 的相位关系，从而满足了用户某些特殊应用场合的需要。上述这些功能均为传统的基于PC 机的图像发送设备所不能达到的。参见图5，多台大容量超高速图像数字信号发生器之间可以级联在一起，同步并行 输出图像数据以完全模拟大面阵CCD相机的数据输出，这也是传统基于PC机在非实时操作 系统控制下的图像发送设备绝对不能达到的功能。
权利要求
一种基于可编程逻辑器件的大容量超高速图像数字信号发生器，其特征在于，包括高分辨率超高速率图像信源主控制板、高分辨率超高速率图像信源从控制板、高分辨率超高速率图像主信源板、高分辨率超高速率图像从信源板、千兆网板、基准时钟合成卡、嵌入式控制板、DVI显示驱动卡、SSD固态存储硬盘阵列；其中高分辨率超高速率图像信源主控制板和高分辨率超高速率图像主信源板负责第1路主份图像和第1路备份图像的输出；高分辨率超高速率图像信源从控制板和高分辨率超高速率图像从信源板负责第2路主份图像和第2路备份图像的输出；高分辨率超高速率图像信源主控制板和高分辨率超高速率图像主信源板，高分辨率超高速率图像信源从控制板和高分辨率超高速率图像从信源板分别通过各自的64pin的并行I/O和1394B接口进行通讯；高分辨率超高速率图像信源主控制板与高分辨率超高速率图像信源从控制板之间通过1394B接口进行通讯；SSD固态存储硬盘阵列分别与高分辨率超高速率图像主信源板、高分辨率超高速率图像从信源板通过SATA接口进行数据传输；基准时钟合成卡通过SMA接口分别向高分辨率超高速率图像信源主控制板、高分辨率超高速率图像信源从控制板、高分辨率超高速率图像主信源板、高分辨率超高速率图像从信源板提供时钟信号；高分辨率超高速率图像信源主控制板与嵌入式控制板之间采用DB9接插件通过RS232方式进行通讯；高分辨率超高速率图像信源主控制板与千兆网板、DVI显示驱动卡之间通过1394B接口进行通讯。
2.根据权利要求1所述的基于可编程逻辑器件的大容量超高速图像数字信号发生器， 其特征在于所述高分辨率超高速率图像信源主控制板与高分辨率超高速率图像信源从控制板的 内部电路，主要由大规模可编程逻辑器件FPGA、配置芯片、1394B接口电路、RS232接口电 路、并行10电路、并串转换电路组成。
3.根据权利要求1所述的基于可编程逻辑器件的大容量超高速图像数字信号发生器， 其特征在于高分辨率超高速率图像主信源板与高分辨率超高速率图像从信源板的内部电路主要 由大规模可编程逻辑器件FPGA、配置芯片、1394B接口电路、硬盘接口电路、并行10电路、并 串转换电路组成。
4.根据权利要求1-3中任一项所述的基于可编程逻辑器件的大容量超高速图像数字 信号发生器，其特征在于当系统工作在图像下载模式下时，所述基于可编程逻辑器件的大容量超高速图像数字 信号发生器通过千兆网板接收远程PC机发送过来的待发送的图像数据，并存储到其内部 的SSD固态存储硬盘阵列；当系统工作在图像发送模式下时，所述基于可编程逻辑器件的大容量超高速图像数字信号发生器根据远程PC机或者本地触摸屏所设置的工作参数，从内部的SSD固态存储硬盘 阵列取出图像数据按照设定的格式进行图像输出。
5.根据权利要求4所述的基于可编程逻辑器件的大容量超高速图像数字信号发生器， 其特征在于所述千兆网板，用于接收远程PC机通过千兆网口发送出来的数据和命令，并转化为 系统内部信号传输的格式，主要由千兆网物理层芯片88E1111、千兆网数据链路层芯片 PM3386以及FPGA芯片构成。
6.根据权利要求4所述的基于可编程逻辑器件的大容量超高速图像数字信号发生器， 其特征在于基准时钟合成卡，主要由任意频率产生芯片Si5338组成，用于产生生频率为 0. 3MHz-200MHz可调的高稳定时钟信号。
7.根据权利要求4所述的基于可编程逻辑器件的大容量超高速图像数字信号发生器， 其特征在于嵌入式控制板，主要由三星公司的ARM芯片S3C2440构成，用于人机交互，并生成基准 时钟合成卡、高分辨率超高速率图像信号发生板的控制信号。
8.根据权利要求4所述的基于可编程逻辑器件的大容量超高速图像数字信号发生器， 其特征在于DVI显示驱动卡，主要由FPGA芯片、PSRAM缓存芯片和DVI驱动芯片TFP410组成，用于 将发送的图像数据进行格式转换后直接显示在具备DVI接口的IXD显示器上。
9.根据权利要求4所述的基于可编程逻辑器件的大容量超高速图像数字信号发生器， 其特征在于SSD固态存储硬盘阵列，由4块SSD固态存储硬盘组成，用于存储待发送的图像数据。 全文摘要
本发明涉及图像数字信号处理技术领域，尤其涉及一种基于可编程逻辑器件的大容量超高速图像数字信号发生器。本发明包括高分辨率超高速率图像信源主控制板、高分辨率超高速率图像信源从控制板、高分辨率超高速率图像主信源板、高分辨率超高速率图像从信源板、千兆网板、基准时钟合成卡、嵌入式控制板、DVI显示驱动卡、SSD固态存储硬盘阵列。本发明不仅可以替代传统的基于PC机的图像信号发生器以模拟输出较低频率图像数据，而且还能弥补现有的数字信号发生器无法同步输出多路高速数据的技术空白。
文档编号G09G3/20GK101923840SQ201010203328
公开日2010年12月22日 申请日期2010年6月12日 优先权日2010年6月12日
发明者吴敏渊, 崔勇强, 林立, 邓德祥, 陈曦 申请人:武汉大学