显示面板驱动器、显示设备、以及显示面板驱动方法

专利名称：显示面板驱动器、显示设备、以及显示面板驱动方法
技术领域：
本发明涉及显示面板驱动装置、显示设备、以及显示面板驱动方法，并且更加具体 地，涉及用于驱动诸如被设置在AC驱动的等离子体显示面板(PDP)或者电致发光(EL)面 板中的数据电极布线的、用作电容负载的布线的驱动技术。
背景技术：
近年来，用于等离子体电视等等的显示面板的尺寸快速地增加，并且甚至开发出 了具有100英寸的大尺寸PDP。而且，随着面板尺寸的增加，出现了各种问题。与显示面板尺寸的增加相关联的问题之一是功率消耗的增加。当显示面板的尺寸 增加时，被设置在显示面板中的布线的长度增加，使得相邻的布线之间的静电电容增加。例 如，在等离子体显示面板中，数据电极布线增加，并且因此在数据电极布线和扫描电极布线 之间，以及在数据电极布线和保持电极布线之间的静电电容增加。当布线之间的静电电容 增加时，要求大量的电荷来驱动布线，使得驱动布线所需的功率消耗量增加。在这样的情况下，研究用于减少功率消耗量的技术。例如，专利文献1公布了如下 的技术，其用于减少由于相邻的数据电极布线(在专利文献1中为寻址电极布线)之间的 静电电容器的充电/放电而导致的功率消耗量。专利文献1公布下述技术，即，当两个相邻 的数据电极布线中的一个上升，并且另一个下降时，上升定时和下降定时相互不同，从而减 少功率消耗量。图1示出此操作的示例中的定时图。在图1的示例中，数据电极布线Wk的 上升定时被延迟为晚于数据电极布线wk+1的下降定时。在数据电极布线Wk和％+1之间的静 电电容是Cw的条件下，低电平是0 (V)，并且高电平是Vw (V)，如果数据电极布线Wk的上升定 时和数据电极布线wk+1的下降定时是同时的，那么驱动数据电极布线Wk和wk+1所需的功率 消耗量是2XCW· Vw2。另一方面，如果上升定时和下降定时相互不同，那么驱动数据电极布 线Wk和Wk+1所需的功率消耗量能够被减少到Cw · vw2。为了将上升定时和下降定时相互区分，应设计出数据驱动器的电路构造。上述专 利文献1公布了将上升定时和下降定时相互区分的数据驱动器的构造的示例。图2是示出 在专利文献1中公布的数据驱动器的构造的框图。当从控制器输出驱动数据DATAIN作为串行数据时，驱动数据DATAIN被顺序地提 供给移位寄存器124，并且被转换为并行驱动数据S1至Sm。并行驱动数据S1至Sm被输出到 锁存电路125。当被提供给锁存使能端子的锁存使能信号LE1至LEm被断言(assert)(例 如，被设定为高电平)时，锁存电路125响应于断言对来自于移位寄存器124的并行驱动数 据S1至Sm进行锁存，并且被锁存的并行驱动数据S1至Sm分别被输出作为锁存数据L1至Lm。在图2的数据驱动器中，通过两个外部控制信号来控制被施加给数据电极布线的 地址脉冲的上升定时和下降定时。具体的，提供脉冲控制电路123以将锁存使能信号1^至 LEffl提供给锁存电路125，并且通过上升锁存使能信号LE和下降锁存使能信号/LE来控制 脉冲控制电路123中的每一个。脉冲控制电路123中的每一个包括两个AND电路123a和 123b以及OR电路123c。根据图2中所示的脉冲控制电路123的电路构造，如果并行驱动
4那么响应于上升锁存使能信号LE来控制锁存使能信号 LEi上升的定时，然而如果并行驱动数据Si是“1”(即，处于高电平)，那么响应于下降锁存 使能信号/LE来控制锁存使能信号LEi下降的定时。当锁存使能信号LE1至LEm被断言时， 锁存电路125锁存从移位寄存器124输出的并行驱动数据S1至Sm，并且将它们输出作为锁 存数据L1至Lffl0从锁存电路125输出的锁存数据L1至Lm分别被提供给电平移位器126、FET驱动 缓冲器127、以及FET驱动反相器128。基于从FET驱动缓冲器127和FET驱动反相器128 输出的输出信号，控制组成图腾柱电路(totem pole circuit)的场效应晶体管(FET) 129 和130的导通/截止。这样，从图腾柱电路的输出端子O1至Om分别输出Vw(V)或者O(V) 的电压。在具有此种构造的数据驱动器中，通过上升锁存使能信号LE来控制来自于图腾 柱电路的输出端子O1至Om的输出信号的上升定时，并且通过下降锁存使能信号/LE来控制 下降定时。例如，如果上升锁存使能信号LE的上升定时被延迟晚于下降锁存使能信号/LE， 那么从图腾柱电路的输出端子仏至^输出的输出信号当中的从O(V)上升到Vw(V)的输出 信号的上升定时被延迟晚于从Vw(V)下降到O(V)的输出信号的下降定时。根据该种操作， 数据电极布线Wk的上升定时被延迟晚于相邻的数据电极布线Wk+1的下降定时，这减少功率 消耗量。引用列表[专利文献 1] JP-A-Heisei 10-187093

发明内容
图2中的数据驱动器的一个问题在于，为了外部地控制脉冲控制电路123，需要两 个外部控制信号，即，上升锁存使能信号LE和下降锁存使能信号/LE。这引起数据驱动器的 输入端子(即，焊盘或者引线)的数目增加，从组装的角度来看这不是优选的。本发明的目的是为了提供一种显示面板驱动器、显示设备、以及显示面板的驱动 方法，在其中，利用小数量的外部控制信号能够实现在其中显示面板的布线的上升定时和 下降定时相互不同的驱动操作。在本发明的一方面中，显示面板驱动器包括锁存块，该锁存块被构造为响应于外 部提供的锁存使能信号的断言而锁存与图像相对应的驱动数据信号，并且输出被锁存的驱 动数据信号作为第一锁存数据信号；输出控制块，该输出控制块被构造为响应于锁存使能 信号来延迟第一锁存数据信号以生成第二锁存数据信号；以及驱动电路部件，该驱动电路 部件被构造为响应于第二锁存数据信号来驱动被设置在显示面板中的布线。从输出控制块 输出的第二锁存数据信号的上升定时和下降定时中的一个定时相对于另一个定时被延迟。 响应于锁存使能信号中的否定来确定所述一个定时，并且与锁存使能信号的否定无关地确 定所述另一个定时。在本发明的另一方面，显示设备包括显示面板；显示面板驱动器，该显示面板驱 动器被构造为驱动被设置在显示面板中的布线；以及控制器，该控制器被构造为提供锁存 使能信号和与图像相对应的驱动数据信号。显示面板驱动器包括锁存块，该锁存块被构 造为响应于锁存使能信号的断言而锁存驱动数据信号，并且输出被锁存的驱动数据信号作
5为第一锁存数据信号；输出控制块，该输出控制块被构造为响应于锁存使能信号来延迟第 一锁存数据信号以生成第二锁存数据信号；以及驱动电路部件，该驱动电路部件被构造为 响应于第二锁存数据信号来驱动被设置在显示面板中的布线。从输出控制块输出的第二锁 存数据信号的上升定时和下降定时中的一个定时相对于另一个定时被延迟。响应于锁存使 能信号的否定来确定所述一个定时，并且与锁存使能信号的否定无关地确定所述另一个定 时。在本发明的又一方面中，通过下述方法来实现驱动显示面板的方法，该方法包括 将锁存使能信号和与图像相对应的驱动数据信号提供给显示面板驱动器；响应于锁存使能 信号的断言来锁存驱动数据信号；输出被锁存的驱动数据信号作为第一锁存数据信号；响 应于锁存使能信号延迟第一锁存数据信号以生成第二锁存数据信号；以及响应于第二锁存 数据信号驱动被设置在显示面板中的布线。从输出控制块输出的第二锁存数据信号的上升 定时和下降定时中的一个定时相对于另一个定时被延迟。响应于锁存使能信号的否定来确 定所述一个定时，并且不考虑锁存使能信号的否定来确定所述另一个定时。根据本发明，利用小数量的外部控制信号能够实现在其中显示面板的布线的上升 定时和下降定时相互不同的驱动操作。


结合附图，从某些实施例的以下描述中，本发明的以上和其它方面、优点和特征将 更加明显，其中图1示出数据电极布线的传统的驱动方法的定时图；图2是示出传统的数据驱动器的构造的框图；图3是示出根据本发明的一个实施例的显示设备的构造的框图；图4是示出本发明的实施例中的数据驱动器的构造的框图；图5是示出本发明的实施例中的输出控制块的构造的电路图；图6示出本发明的实施例中的数据驱动器的操作的定时图；图7示出本发明的实施例中的输出控制块的操作的定时图；图8是示出本发明的另一实施例中的输出控制块的构造的电路图；以及图9示出本发明的另一实施例中的输出控制块的操作的定时图。
具体实施例方式图3是示出根据本发明的实施例的显示设备的构造的框图。图3的显示设备10 被构造为等离子体显示设备。应注意的是，本发明还能够被应用于使用具有用作电容负载 的布线的显示面板的、诸如液晶显示面板或者EL面板的其他显示设备。显示设备10被设置有等离子体显示面板1、数据驱动器2和3、扫描驱动器4、保 持驱动器5、以及控制器6。等离子体显示面板1被设置有数据电极布线W1至W2n、扫描电极 布线Y1至Ym、以及保持电极布线X1至Xm。数据驱动器2和3响应于从控制器6接收到的驱 动数据DATA来驱动数据电极布线W1至W2n。在本实施例中，两个数据驱动器2和3被设置 在等离子体显示面板1的上侧和下侧上。一个数据驱动器2驱动奇数编号的数据电极布线 W1^W3.....W2lri，而另一数据驱动器3驱动偶数编号的数据电极布线12、14.....W2n。而且，扫描驱动器4驱动扫描电极布线Y1至Ym，并且保持驱动器5驱动保持电极布线X1至Xm。控 制器6根据外部提供的图像数据而生成驱动数据DATA，以作为串行数据而提供给数据驱动 器2。控制器6还提供控制信号以控制数据驱动器2和3、扫描驱动器4、以及保持驱动器5。 被提供给数据驱动器2和3的控制信号包括锁存使能信号LE。如稍后将会加以描述的，锁 存使能信号LE是允许被包括在数据驱动器2和3中的锁存块执行锁存操作的信号。
图4是示出本实施例中的数据驱动器2的构造的框图。数据驱动器2被设置有移 位寄存器11、锁存块(LAT) 12、输出控制块(OCONT) 13、前置缓冲器14、电平移位器(L/S) 15、 以及输出缓冲器16。 移位寄存器11对从控制器6顺序地接收到的驱动数据DATA执行串行-并行转换，
以生成与驱动数据DATA相对应的驱动数据信号Sp S3.....S2n^1,并且将它们分配给锁存块12。锁存块12中的每一个响应于锁存使能信号LE的断言来对驱动数据信号Si进行 锁存，并且将锁存的驱动数据信号提供给输出控制块13。应注意的是，在下文中，与数据电 极布线Wi相对应的从锁存块12提供给输出控制块13的驱动数据信号被称为锁存数据信 号D”而且，接下来，将会以在本实施例中锁存使能信号LE为低时有效的假设为根据进行 描述。即，锁存使能信号LE被设定为低电平的状态被称为锁存使能信号LE被断言的状态。 然而，锁存使能信号LE可以是高位有效的。在这样的情况下，锁存使能信号LE被设定为高 电平的状态被定义为锁存使能信号LE被断言的状态。输出控制块13中的每一个具有只有在锁存数据信号Di从低电平上升到高电平的 情况下将延迟提供给锁存数据信号Di的功能。在下文中，从输出控制块13输出的锁存数据 信号被称为锁存数据信号D/。具体地，如果锁存使能信号LE被断言以锁存驱动数据信号 Si，并且因此锁存数据信号Di从低电平上升到高电平，则输出控制块13等待着将锁存数据 信号D/从低电平上升到高电平直到锁存使能信号LE被否定。另一方面，如果锁存数据信 号DiW高电平下降到低电平，输出控制块13立即将锁存数据信号D/从高电平下降到低电 平。即，响应于锁存使能信号LE的否定，来执行将锁存数据信号D/从低电平上升到高电 平，然而响应于锁存使能信号LE的断言(独立于锁存使能信号LE的否定)，来执行将锁存 数据信号Di'从高电平下降到低电平。前置缓冲器14和电平移位器15对应于如下的电路部件，其响应于锁存数据信号 Di’生成用于控制输出缓冲器16中的每一个的控制信号Supi和Smmo应注意的是，控制信 号Supi是用于指示被连接至数据电极布线Wi的输出缓冲器16将数据电极布线Wi上拉到高 电平的信号，并且控制信号Smm是用于指示被连接至数据电极布线Wi的输出缓冲器16将 数据电极布线Wi下拉到低电平的信号。电平移位器15具有增加前置缓冲器14的输出信 号的信号电平的功能，以使控制信号Supi的信号电平适应输出缓冲器16的输入电平。输出缓冲器16中的每一个响应于控制信号Supi和Siraffli驱动输出端子OUT”输出 端子OUTi被连接至数据电极布线Wi,并且因此输出缓冲器16中的每一个用于驱动数据电 极布线Wi。数据驱动器3具有与数据驱动器2相同的构造。在数据驱动器3中，通过锁存块
12来锁存与偶数编号的数据电极布线W2、W4.....W2n相对应的驱动数据信号S2、S4.....S2n，
以生成锁存数据信号D2、D4.....D2n。此外，必要时，通过输出控制块13延迟锁存数据信号D2、D4.....D2n以生成锁存数据信号D2’、D4’.....D2n’。响应于所生成的锁存数据信号D2’、
D4'.....D2n’，输出端子0UT2、OUT4.....OUT2n( SP，数据电极布线W2、W4.....W2n)被驱动。图5是示出本实施例中的输出控制块13的构造的示例的电路图。在本实施例中， 输出控制块13中的每一个被设置有AND门21、反相器22、延迟元件23、遮蔽信号(mask signal)生成电路24、延迟元件25、以及AND门26。AND门21、反相器22以及延迟元件23对应于如下的电路部件，用于检测锁存数据 信号Di的上升，并且生成表示锁存数据信号Di已经上升的上升检测信号Set_i。具体地， 反相器22和延迟元件23对锁存数据信号Di进行反转并且进一步延迟以将其输出。从延 迟元件23输出的信号在下文中被称为信号Di_l。AND门21输出与锁存数据信号Di和信 号Di_l的逻辑乘积相对应的信号。从AND门21输出的信号是上升检测信号Set_i。遮蔽信号生成电路24根据锁存使能信号LE和检测信号Set」生成遮蔽信号 Mask_i。应注意的是，遮蔽信号Mask_i是抑制(遮蔽)锁存数据信号D/从低电平上升到 高电平的信号。具体地，遮蔽信号生成电路24响应于上升检测信号Set」的断言来断言遮 蔽信号Mask_i，或者响应于锁存使能信号LE的否定来否定遮蔽信号Mask_i。即，在其间遮 蔽信号Mask_i被断言的时段是从当锁存数据信号Di的上升被检测以断言上升检测信号 Set_i时到锁存使能信号LE被否定时的时段。如稍后将会加以描述的，当遮蔽信号Mask_ i被断言时，锁存数据信号Di，被保持到低电平。在本实施例中，遮蔽信号Mask_i是低位有 效的，并且遮蔽信号Mask_i处于低电平的状态等效于遮蔽信号Mask_i被断言的状态。延迟元件25和AND门26对应于如下的电路部件，其延迟锁存数据信号Di,并且响 应于遮蔽信号Mask_i输出锁存数据信号Di'。延迟元件25延迟锁存数据信号Di以生成信 号Di_2。AND门26输出与遮蔽信号Mask_i和信号Di_2的逻辑乘积相对应的信号。从AND 门26输出的信号是锁存数据信号Di’。接下来，将会描述本实施例的数据驱动器2和3的操作。首先，参考图6，将会描 述数据驱动器2和3的操作的概要。接下来，对在其间扫描电极布线Yk至Yk+3被驱动的水 平扫描时段(第k至第(k+3)水平扫描时段)期间数据电极布线W1和W2的驱动进行描述。 应注意的是，将会以在第k至第(k+3)水平扫描时段期间，数据电极布线W1和^被驱动的 假设为根据来进行如下描述在第k水平扫描时段期间，数据电极布线W1被从低电平上拉到高电平，并且数据 电极布线W2被从高电平下拉到低电平。在第(k+Ι)水平扫描时段期间，数据电极布线W1被保持在高电平，并且数据电极 布线W2被保持在低电平。在第(k+2)水平扫描时段期间，数据电极布线W1被从高电平下拉到低电平，并且 数据电极布线W2被从低电平上拉到高电平。在第(k+3)水平扫描时段期间，数据电极布线W1被保持在低电平，并且数据电极 布线W2被保持在高电平。当在第k水平扫描时段的开始时对锁存使能信号LE进行断言(在图6中的下拉) 时，锁存块12锁存数据驱动器2和3中的驱动数据信号S1至S2n。结果，与数据电极布线W1 相对应的从锁存块12输出的锁存数据信号D1被从低电平上拉到高电平，并且锁存数据信 号D2被从高电平下拉到低电平。
这时，只有被从低电平上拉到高电平的锁存数据信号D1被延迟，但是锁存数据信 号D2没有被延迟。即，在下拉与数据电极布线W2相对应的锁存数据信号D2'之后，执行与 数据电极布线W1相对应的锁存数据信号D/的上拉。结果，在相邻的数据电极布线W1和W2 之间，在下拉数据电极布线W2之后执行数据电极布线W1的上拉。在减少功率消耗方面这是 有效的。根据锁存使能信号LE被否定的定时来确定锁存数据信号D/被上拉的定时。结 果，根据锁存使能信号LE被否定的定时来确定数据电极布线W1被上拉的定时。在数据电极布线W1至W2n的驱动已经被开始之后，扫描电极布线Yk被驱动，以驱动 与扫描电极布线Yk相对应的像素。类似地，在第(k+2)水平扫描时段中，锁存数据信号D1和D2中的仅仅将被上拉的 一个(在第(k+2)水平扫描时段期间为锁存数据信号D2)被延迟。当在第(k+2)水平扫描 时段的开始时间处对锁存使能信号LE进行断言时，锁存块12对数据驱动器2和3中的驱 动数据信号S1至S2n进行锁存。结果，与数据电极布线W1相对应的从锁存块12输出的锁存 数据信号D1被从高电平下拉到低电平，并且锁存数据信号D2被从低电平上拉到高电平。这时，只有被从低电平上拉到高电平的锁存数据信号D2被延迟，但是锁存数据信 号D1没有被延迟。即，将与数据电极布线W2相对应的锁存数据信号D2'的上拉延迟到与数 据电极布线W1相对应的锁存数据信号D/的下拉之后。结果，在数据电极布线W1的下拉之 后执行数据电极布线W2的上拉。这时，根据锁存使能信号LE被否定的定时来确定数据电 极布线W2被上拉的定时。另一方面，在第(k+Ι)或者(k+3)水平扫描时段期间，锁存数据信号D1和D2的电 平与上一个水平扫描时段期间的电平相同。因此，锁存数据信号D/和D2'没有被改变，并 且数据电极布线W1和W2的电压电平也没有被改变。应注意的是，在本实施例中，响应于单个锁存使能信号LE执行仅选择性地延迟数 据电极布线的上拉的操作。在图2中描述的技术中，响应于上升锁存使能信号LE来确定数 据电极布线的上升定时，并且响应于下降锁存信号/LE来确定数据电极布线的下降定时。 另一方面，在本实施例中，根据锁存使能信号LE的断言的定时来确定数据电极布线的下降 定时，然而根据锁存使能信号LE的否定的定时来确定数据电极布线的上升定时。在本实施 例中，通过仅使用单个锁存使能信号LE执行操作，来仅对数据电极布线的上升进行选择和 延迟。有效的是，为了使数据电极布线的上升定时可从外部控制，根据锁存使能信号LE的 否定的定时来确定数据电极布线的上升定时。在本实施例的显示设备10中，通过使用输出控制块13的功能来实现仅对数据电 极布线的上拉进行选择和延迟的操作。图7是示出输出控制块13的操作的定时图。首先描述当数据电极布线Wi被从低电平上拉到高电平时，输出控制块13的操作。 在本实施例中，当响应于锁存使能信号LE的断言，锁存数据信号Di被从低电平变成高电平 时，数据电极布线Wi被从低电平上拉到高电平。输出控制块13使用其来确定如果锁存数 据信号Di被上拉则数据电极布线Wi被上拉，并且断言上升检测信号Set_i。更加具体地， 在本实施例中，通过计算作为通过对锁存数据信号Di进行反转和进一步延迟而获得的信号 的信号Di_l与锁存数据信号Di的逻辑乘积，上升检测信号Set」被生成。对本领域的技 术人员来说显然的是，以这样的方式生成的上升检测信号Set」根据锁存数据信号Di的上
9拉而被断言(在本实施例中为被上拉)。当上升检测信号Set_i被断言时，遮蔽信号Mask_i被断言(在本实施例中，遮蔽 信号胞吐_丨被下拉到低电平)。这禁止了锁存数据信号Di’被上拉。然后，当锁存信号LE 被否定时，遮蔽信号Mask_i被否定(在本实施例中，为上拉到高电平)，并且允许锁存数据 信号Di'被上拉。生成锁存数据信号D/来作为通过对锁存数据信号Di进行延迟而获得的 信号Di_2和遮蔽信号Mask_i的逻辑乘积。结果，锁存数据信号D/是与被延迟的锁存数据 信号Di相对应的信号，并且基于锁存使能信号LE被否定的定时，来确定锁存数据信号D/ 被上拉的定时。结果，基于锁存使能信号LE被否定的定时，还确定数据电极布线Wi被上拉 的定时。另一方面，在数据电极布线Wi被从高电平下拉到低电平的情况下，输出控制块13 如下地进行操作。即，即使锁存数据信号Di响应于锁存使能信号LE的断言而被从高电平下 拉到低电平，上升检测信号没有被断言。结果，遮蔽信号Mask_i保持为否定。为 此，信号Di_2被直接地输出作为锁存数据信号D/。在这样的情况下，在将锁存数据信号Di 下拉后在延迟元件25的延迟时间之后，执行锁存数据信号Di'的下拉。结果，根据锁存使能 信号LE被断言的定时(独立于锁存使能信号LE被否定的定时)，来确定锁存数据信号D/ 被下拉的定时。结果，根据锁存使能信号LE被断言的定时(独立于锁存使能信号LE被否 定的定时)，还确定数据电极布线Wi被下拉的定时。根据此操作，基于锁存使能信号LE被否定的定时，可以将锁存数据信号D/被上 拉的定时相对于锁存数据信号Di'被下拉的定时延迟所期望的延迟时间。这使数据电极布 线被上拉的定时相对于数据电极布线被下拉的定时被延迟所期望的延迟时间。例如，通过改变生成锁存使能信号LE的控制器6的设定，能够实现对锁存使能信 号LE被否定的定时的控制。控制器6根据设定对锁存使能信号LE的断言定时和否定定时 进行控制。这样，锁存数据信号Di'的上拉定时和下拉定时，即，数据电极布线的上拉定时 和下拉定时能够被控制。这时，通过根据PDPl中的数据电极布线W1至W2n中的每一个的电 容对锁存使能信号LE的否定定时进行控制，可以将从数据电极布线的下拉到上拉的延迟 时间设定为适当的时段。在上面，具体地描述了本发明的实施例。然而，本发明不限于上述实施例，而对本 领域的技术人员来说显然的是能够进行各种修改。例如，在上述实施例中，基于当锁存使能 信号LE被设定为低电平时，锁存使能信号LE被断言的假设来对电路进行构造。然而，基于 当锁存使能信号LE被设定为高电平时，锁存使能信号LE被断言的假设也可以对电路进行 构造。而且，在上述实施例中，使数据电极布线被上拉的定时相对于数据电极布线被下 拉的定时被延迟。然而，数据电极布线被下拉的定时可以被延迟晚于数据电极布线被上拉 的定时。在这样的情况下，对输出控制块13进行构造，以基于锁存使能信号LE的否定定时， 将锁存数据信号Di'的下拉定时相对于锁存数据信号Di’的上拉定时延迟所期望的延迟时 间。图8是示出用于此情况的输出控制块13的构造的电路图。图8的输出控制块13被设置有AND门21、反相器27、延迟元件23、遮蔽信号生成 电路24、延迟元件25、以及OR门28。AND门21、反相器27、以及延迟元件23对应于用于检测锁存数据信号Di的下降的
10电路部件，并且生成表示锁存数据信号Di已经下降的下降检测信号Set_i。具体地，与通过 反相器27生成的锁存数据信号Di的反转信号和从延迟元件23输出的信号Di_i的逻辑乘 积相对应的信号被从AND门21输出来作为下降检测信号Set_i。遮蔽信号生成电路24根 据锁存使能信号LE和下降检测信号Set_i生成遮蔽信号Mask_i。具体地，遮蔽信号生成电 路24响应于上升检测信号Set_i的断言来对遮蔽信号Mask_i进行断言，或者响应于锁存 使能信号LE的否定来对遮蔽信号Mask_i进行否定。即，在遮蔽信号Mask_i被断言期间的 时段是从当锁存数据信号Di的上升被检测以断言上升检测信号Set」的时间点到当锁存 使能信号LE被否定的时间点的时段。在图8的电路构造中，遮蔽信号Mask_i为高有效，并 且遮蔽信号Mask_i处于高电平的状态等效于遮蔽信号Mask_i被断言的状态。延迟元件25和OR门28对应于对锁存数据信号Di进行延迟的电路部件，并且响 应于遮蔽信号Mask_i生成锁存数据信号Di'。延迟元件25延迟锁存数据信号Di以生成信 号Di_2。OR门28输出与遮蔽信号Mask_i和信号Di_2的逻辑和相对应的信号。从OR门 28输出的信号是锁存数据信号D/。图9示出具有图8中的构造的输出控制块13的操作的定时图。将会描述当数据 电极布线Wi从高电平下拉到低电平时的输出控制块13的操作。具有图8中的构造的输出 控制块13确定如果锁存数据信号Di被下拉则数据电极布线Wi被下拉，并且断言上升检测 信号Set_i。更加具体地，在本实施例中，通过计算通过对锁存数据信号Di进行延迟而获得 的信号Di_l和锁存数据信号Di的反转信号的逻辑乘积来生成下降检测信号Set_i。对本 领域的技术人员来说显然的是，以这样的方式生成的下降检测信号Set」根据锁存数据信 号Di的下拉而被断言(在本实施例中为上拉)。当下降检测信号Set_i被断言时，遮蔽信号Mask_i被断言(在本实施例中，遮蔽 信号胞吐_丨被上拉到高电平)。这禁止了将锁存数据Di'下拉。然后，当锁存使能信号LE 被否定时，遮蔽信号Mask_i被否定(在本实施例中，被下拉到低电平)，并且允许将锁存数 据信号Di'下拉。生成锁存数据信号D/来作为通过对锁存数据信号Di进行延迟而获得的 信号Di_2和遮蔽信号Mask_i的逻辑和。因此，锁存数据信号D/是与被延迟的锁存数据 信号Di相对应的信号，并且基于锁存使能信号LE被否定的定时来确定锁存数据信号Di’被 下拉的定时。因此，基于锁存使能信号LE被否定的定时还确定数据电极布线Wi被下拉的 定时。另一方面，当数据电极布线Wi被从低电平上拉到高电平时，输出控制块13如下地 进行操作。即，即使响应于锁存使能信号LE的断言来将锁存数据线Di从低电平上拉到高 电平，上升检测信号没有被断言。结果，遮蔽信号Mask_i保持为否定。为此，信号 Di_2被直接地输出作为锁存数据信号D/。在这样的情况下，锁存数据信号D/的上拉相对 于锁存数据信号Di的上拉被延迟了延迟元件25的延迟时间。结果，根据锁存使能信号LE 被断言的定时(独立于锁存使能信号LE被否定的定时)来确定锁存数据信号Di'被上拉 的定时。结果，还根据锁存使能信号LE被断言的定时(独立于锁存使能信号LE被否定的 定时)来确定数据电极布线Wi被上拉的定时。根据此操作，基于锁存使能信号LE被否定的定时，能够将一些锁存数据信号Di’被 下拉的定时相对于锁存数据信号Di'被上拉的定时延迟所期望的延迟时间。这使得能够将 数据电极布线被下拉的定时相对于数据电极布线被上拉的定时延迟所期望的延迟时间。
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尽管以上已经结合数个实施例描述了本发明，对本领域的技术人员来说显然的 是，仅仅出于示例本发明而提供这些实施例，并且不应以限制性的意义来解释所附的权利 要求。
权利要求
一种显示面板驱动器，包括锁存块，所述锁存块被构造为响应于外部提供的锁存使能信号的断言来锁存与图像相对应的驱动数据信号，并且输出被锁存的驱动数据信号作为第一锁存数据信号；输出控制块，所述输出控制块被构造为响应于所述锁存使能信号来延迟所述第一锁存数据信号，以生成第二锁存数据信号；以及驱动电路部件，所述驱动电路部件被构造为响应于所述第二锁存数据信号来驱动被设置在显示面板中的布线，其中，从所述输出控制块输出的所述第二锁存数据信号的上升定时和下降定时中的一个定时相对于另一个定时被延迟，其中，响应于所述锁存使能信号的否定来确定所述一个定时，并且其中，与所述锁存使能信号的否定无关地确定所述另一个定时。
2.根据权利要求1所述的显示面板驱动器，其中，所述输出控制块被构造为检测所述 第一锁存数据信号的上升，并且其中，当检测到所述第一锁存数据信号的上升时，所述输出控制块延迟所述第二锁存 数据信号的上升定时，直到所述锁存使能信号被否定。
3.一种显示设备，包括 显示面板；显示面板驱动器，所述显示面板驱动器被构造为驱动被设置在所述显示面板中的布 线；以及控制器，所述控制器被构造为提供锁存使能信号和与图像相对应的驱动数据信号， 其中，所述显示面板驱动器包括锁存块，所述锁存块被构造为响应于锁存使能信号的断言来锁存所述驱动数据信号， 并且输出被锁存的驱动数据信号作为第一锁存数据信号；输出控制块，所述输出控制块被构造为响应于所述锁存使能信号来延迟所述第一锁存 数据信号，以生成第二锁存数据信号；以及驱动电路部件，所述驱动电路部件被构造为响应于所述第二锁存数据信号来驱动被设 置在所述显示面板中的所述布线，其中，从所述输出控制块输出的所述第二锁存数据信号的上升定时和下降定时中的一 个定时相对于另一个定时被延迟，其中，响应于所述锁存使能信号的否定来确定所述一个定时，并且 与所述锁存使能信号的否定无关地确定所述另一个定时。
4.根据权利要求3所述的显示设备，其中，所述输出控制块被构造为检测所述第一锁 存数据信号的上升，并且其中，当检测到所述第一锁存数据信号的上升时，所述输出控制块延迟所述第二锁存 数据信号的上升定时，直到所述锁存使能信号被否定。
5.根据权利要求3或者4所述的显示设备，其中，所述控制器控制所述锁存使能信号被 否定的定时。
6.一种驱动显示面板的方法，包括将锁存使能信号和与图像相对应的驱动数据信号提供给显示面板驱动器；响应于所述锁存使能信号的断言来锁存所述驱动数据信号； 输出被锁存的驱动数据信号作为第一锁存数据信号；响应于所述锁存使能信号来延迟所述第一锁存数据信号，以生成第二锁存数据信号；以及响应于所述第二锁存数据信号来驱动被设置在显示面板中的布线， 其中，从所述输出控制块输出的所述第二锁存数据信号的上升定时和下降定时中的一 个定时相对于另一个定时被延迟，其中，响应于所述锁存使能信号的否定来确定所述一个定时，并且 其中，与所述锁存使能信号的否定无关地确定所述另一个定时。
7.根据权利要求6所述的方法，进一步包括 控制所述锁存使能信号被否定的定时。
全文摘要
本发明涉及一种显示面板驱动器、显示设备、以及显示面板驱动方法。显示面板驱动器包括锁存块，该锁存块被构造为响应于外部提供的锁存使能信号的断言来锁存与图像相对应的驱动数据信号，并且输出被锁存的驱动数据信号作为第一锁存数据信号；输出控制块，该输出控制块被构造为响应于锁存使能信号来延迟第一锁存数据信号，以生成第二锁存数据信号；以及驱动电路部件，该驱动电路部件被构造为响应于第二锁存数据信号来驱动被设置在显示面板中的布线。从输出控制块输出的第二锁存数据信号的上升定时和下降定时中的一个定时相对于另一个定时被延迟。响应于锁存使能信号中的否定确定所述一个定时，并且与锁存使能信号的否定无关地确定所述另一个定时。
文档编号G09G3/20GK101950519SQ20101022135
公开日2011年1月19日 申请日期2010年6月30日 优先权日2009年7月8日
发明者奥谷保 申请人:瑞萨电子株式会社