时钟数据恢复电路和显示装置的制作方法

专利名称：时钟数据恢复电路和显示装置的制作方法
技术领域：
本发明涉及时钟数据恢复(OTR)。
背景技术：
时钟数据恢复是没有使用时钟专用线的数字数据传输中有用的技术。更加具体 地，时钟信号被叠加在被传输的数据本身上，并且已经接收到数据的接收设备从接收到的 数据再生时钟信号。此外，接收设备通过使用再生的时钟信号采样数据。在高速通信接口、 显示驱动器、光盘再生设备等等中使用此种时钟数据恢复。在时钟数据恢复中，通常使用PLL (锁相环)电路。PLL电路包括VCO (电压控制振 荡器)并且能够通过控制VCO的控制电压从而获得期望振荡频率来再生时钟信号。相对于 输入信号同步再生的时钟信号的相位和频率的此种状态被称为PLL电路的“锁定”。然而， 在某些情况下，由于各种原因导致PLL电路不能正常地进行操作并且因此再生的时钟的频 率被锁定在不同于期望频率的频率。此状态被称为PLL电路的“伪锁定(false lock)”。由 于如果发生伪锁定那么没有确保正确的数据接收，因此重要的是，在早期阶段检测到伪锁 定的发生。日本专利公开JP-2005-318014A公布了检测伪锁定的方法。更加具体地，检测其 中数据速率和时钟频率之间的比率是1 η(其中η是等于或者大于2的整数)的伪锁定 的方法如下。即，在预定的时段监测基于再生的时钟采样的数据，并且计算在预定的时段期 间的三位或者更多位的模式W，1，0，…]或者模式[1，0，1，…]的发生几率。如果发生几 率是0%，则确定已经发生1 η的伪锁定。

发明内容
本申请的发明人已经认识到下述要点。在上述日本专利公开JP-2005-318014A的 情况下，需要计算模式W，1，0，…]或者模式[1，0，1，…]的发生几率。如果发生几率计 算精确度低，那么可能错误地检测到伪锁定。为了增加发生几率计算精确度要求大量数据 的输入，这导致增加检测到伪锁定的发生所要求的时间。在本发明的一个实施例中，提供了一种时钟数据恢复电路。时钟数据恢复电路具 有接收器电路，该接收器电路被构造为接收包括预定模式的串行数据并且与时钟信号同 步地采样串行数据以生成采样数据；PLL电路，PLL电路被构造为基于采样数据执行时钟数 据恢复以生成时钟信号；以及伪锁定检测电路，该伪锁定检测电路被构造为通过检测包括 在采样数据中的伪锁定模式检测PLL电路的伪锁定。伪锁定模式是当发生PLL电路的伪锁 定时采样预定模式的接收器电路获得的模式。在本发明的另一实施例中，提供了一种显示装置。显示装置具有显示驱动器，该 显示驱动器被构造为驱动显示面板；和控制装置，该控制装置被构造为生成是包括预定模 式的串行数据的视频数据信号并且将视频数据信号传输到显示驱动器。显示驱动器具有 接收器，该接收器被构造为接收视频数据信号并且与时钟信号同步地采样视频数据信号以生成采样数据；PLL电路，该PLL电路被构造为基于采样数据执行时钟数据恢复以生成时钟 信号；以及伪锁定检测电路，该伪锁定检测电路被构造为通过检测包括在采样数据中的伪 锁定模式来检测PLL电路的伪锁定。伪锁定模式是当发生PLL电路的伪锁定时通过采样预 定模式的接收器获得的模式。根据本发明，为了检测伪锁定的发生，从采样数据检测伪锁定模式本身。不需要计 算预定的时段期间三位或者更多位的模式W，1，0，…]或者模式[1，0，1，…]的发生几 率。因此。缩短了检测伪锁定的发生所要求的时间。


结合附图，根据某些优选实施例的以下描述，本发明的以上和其它方面、优点和特 征将更加明显，其中图1是示意性地示出根据本发明的实施例的数据传输系统的构造的框图；图2示出包括训练模式的串行数据的示例；图3示出在没有发生伪锁定的情况下的训练模式的采样；图4示出在发生伪锁定的情况下的训练模式的采样；图5是示出时钟数据恢复电路的构造示例的框图；图6示出伪锁定模式的示例；图7是示出双倍模式检测电路的构造示例的电路图；图8是示出电压控制电路和环路滤波器的构造示例的电路图；图9示出时钟数据恢复电路的操作示例；图10是示出时钟数据恢复电路的另一构造示例的框图；图11是示出电压控制电路和环路滤波器的另一构造示例的电路图；图12是示意性地示出根据本发明的实施例的显示装置的构造的框图；以及图13是示出显示装置的操作的时序图。
具体实施例方式现在在此将参考示例性实施例来描述本发明。本领域的技术人员将会理解能够使 用本发明的教导完成许多可替选的实施例并且本发明不限于为解释性目的而示出的实施 例。1.数据传输系统图1示意性地示出根据本发明的实施例的数据传输系统1的构造。数据传输系统 1包括串行数据传输电路100和时钟数据恢复电路10。串行数据传输电路100生成串行数 据DAT并且将串行数据DAT传输到时钟数据恢复电路10。时钟数据恢复电路10接收串行数据DAT。时钟数据恢复电路10从接收到的串行 数据DAT再生时钟信号CLK并且通过使用时钟信号CLK(再生的时钟)采样串行数据DAT。 更加具体地，时钟数据恢复电路10包括接收器电路20、PLL电路30、伪锁定检测电路40 以及频率校正电路50。接收器电路20接收外部提供的串行数据DAT作为输入数据Din。接收器电路20 与时钟信号CLK同步地采样输入数据Din。作为采样的结果，能够获得采样数据Dsmp。艮口，接收器电路20基于时钟信号CLK采样输入数据Din以生成采样数据Dsmp。接收器电路20 将采样数据Dsmp提供给PLL电路30和伪锁定检测电路40，并且还将其输出到外部。PLL电路30接收采样数据Dsmp。PLL电路30基于采样数据Dsmp执行“时钟数据 恢复”以再生时钟信号CLK。PLL电路30将获得的时钟信号CLK (再生的时钟)提供给接收 器电路20 ο伪锁定检测电路40接收采样数据Dsmp。伪锁定检测电路40通过参考采样数据 Dsmp检测PLL电路30的“伪锁定”。稍后将会详细地描述伪锁定检测处理的详细情况。在 检测到伪锁定的发生时，伪锁定检测电路40将伪锁定检测信号SD输出到频率校正电路50。如果由伪锁定检测电路40检测到伪锁定，则频率校正电路50控制PLL电路30以 强制性地减小它的振荡频率。即，频率校正电路50响应于从伪锁定检测电路40输出的伪 锁定检测信号SD以减小时钟信号CLK的频率的方式控制PLL电路30。在本实施例中，被包括在串行数据DAT中的“预定模式”被用于检测伪锁定。例如， 用于PLL电路30的“训练模式PAT_TR”被用作预定模式。训练模式PAT_TR是用于PLL电 路30的捕捉(pull-in)或者用于PLL电路30的锁定状态的保持的众所周知的模式，并且 以预定的时序被插入在串行数据DAT中。例如，如图2中所示，就在电源接通之后并且在没 有出现系统操作的问题的地方插入训练模式PAT_TR。通常，训练模式PAT_TR由预定的位数 的“0”和“1”的重复组成(0,1,0,1,0,1,……)。串行数据传输电路100生成包括此训练模式PAT_TR(预定模式)的串行数据DAT， 并且然后将串行数据DAT传输到时钟数据恢复电路10。时钟数据恢复电路10接收包括此 训练模式PAT_TR (预定模式)的串行数据DAT作为输入数据Din，并且基于输入数据Din执 行时钟数据恢复和伪锁定检测。下面将会描述通过使用训练模式PAT_TR “0，1,0,1，……，， 检测伪锁定的方法。图3和图4示出通过接收器电路20采样训练模式PAT_TR。更加具体地，示出作为 基于时钟信号CLK采样的结果的采样数据Dsmp、时钟信号CLK、以及被包括在被输入到接收 器电路20的输入数据Din中的训练模式PAT_TR。图3示出没有发生伪锁定的情况。在这样的情况下，获得具有期望频率的时钟信 号CLK，并且输入数据速率和时钟频率相互一致。作为训练模式PAT_TR的采样的结果获得 的采样数据Dsmp是“0，1,0,1,……”，其是与训练模式PAT_TR相同的模式。另一方面，图4示出发生在双倍频率处的伪锁定的情况。在这样的情况下，PLL电 路30锁定在期望频率的两倍的频率，并且时钟频率是期望频率的两倍。因此，作为训练模 式PAT_TR的采样的结果获得的采样数据Dsmp变成“0，0，1，1，0，0，1，1，……”，其中每位被 采样两次。由伪锁定的发生引起该不同于训练模式PAT_TR的模式并且在下文中将其称为 “伪锁定模式PAT_FL”。即，伪锁定模式PAT_FL是在发生PLL电路30的伪锁定的情况下由 采样训练模式PAT_TR(预定模式)的接收器电路20获得的模式。根据本实施例的伪锁定检测电路40能够通过检测包括在采样数据Dsmp中的伪锁 定模式PAT_FL来检测PLL电路30的伪锁定。即，伪锁定检测电路40确定伪锁定模式PAT_ FL是否包括在采样数据Dsmp中。如果伪锁定模式PAT_FL被包括在采样数据Dsmp中，那么 伪锁定检测电路40将伪锁定检测信号SD输出到频率校正电路50。以该方式，根据本实施例，为了检测伪锁定的发生，从采样数据Dsmp检测伪锁定
6模式PAT_FL本身。不需要计算预定的时段期间三位或者更多位的模式W，1，0…]或者模 式[1，0，1，…]的发生几率。因此，缩短了检测伪锁定的发生的时间。如果由伪锁定检测电路40检测到伪锁定，那么频率校正电路50可以控制PLL电 路30以强制性地减小时钟信号CLK的频率。因此，PLL电路30变成正常操作状态。应注意的是，串行数据传输电路100将训练模式PAT_TR插入没有包含伪锁定模 式PAT_FL的串行数据DAT。S卩，由时钟数据恢复电路10接收到的串行数据DAT(输入数据 Din)没有包括伪锁定模式PAT_FL。因此，能够防止伪锁定的误检测。例如，时钟数据恢复电路10被应用于处理通信数据的异步通信接口和处理显示 数据的显示驱动器。通信数据和显示数据在传输侧进行各种处理并且因此没有包含如上所 述的伪锁定模式PAT_FL。被用于伪锁定检测的预定模式不限于上述“0，1，0，1，……”。任何模式能够被用 作预定模式，只要相应的伪锁定模式PAT_FL没有被包括在串行数据DAT中并且能够容易地 由伪锁定检测电路40检测到。2.时钟数据恢复电路10的各种示例存在用于时钟数据恢复电路10的各种可能类型的构造。下面将会描述其一些示 例。2-1.第一示例图5是示出时钟数据恢复电路10的构造的示例的框图。在本示例中，伪锁定检测 电路40包括双倍模式检测电路42。双倍模式检测电路42检测如图4中所示的伪锁定模式PAT_FL以检测双倍频率 的伪锁定。注意，在诸如就在接通电源之后的情况的一些情况下不能确定数据的第一位。 因此，优选的是，无论采样起始位可能是什么，双倍模式检测电路42能够检测伪锁定模式 PAT_FL。图6示出在训练模式？々1^^是“0，1，0，1，……”的情况下要由双倍模式检测电 路42检测的四种类型的伪锁定模式PAT_FL。图7示出能够检测图6中所示的四种类型的伪锁定模式PAT_FL的电路构造示例。 图7中所示的双倍模式检测电路42被提供有两级EXOR电路和18输入AND电路。AND电路 的输出对应于伪锁定检测信号SD。20位数据(D<0>至D<19>)被提供给双倍模式检测电路 42。如果20位数据匹配图6中所示的任何类型的伪锁定模式PAT_FL，那么伪锁定检测信号 SD被激活并且变成高电平(“1”)。因此，能够通过每次20位顺序地提供采样数据Dsmp来 检测伪锁定。例如，通过使用基于时钟信号CLK进行操作的移位寄存器或者串并转换电路， 能够实现提供采样数据Dsmp。再次参考图5，PLL电路30包括相位频率检测器(PFD) 31、电荷泵32、环路滤波器 33、电压控制电路34、电压控制振荡器(VCO) 35以及分频器36。电荷泵电路32将电流提供给环路滤波器33。环路滤波器33的输出电压是滤波器 电压Vlf。此滤波器电压Vlf被提供给VCO 35。VCO 35的振荡频率fvco根据滤波器电压 Vlf而变化。即，VCO 35生成其时钟频率fvco取决于滤波器电压Vlf的时钟信号CLK。分 频器36分频从VCO 35输出的时钟信号CLK以生成反馈时钟CLKfd。相位频率检测器31接收采样数据Dsmp和反馈时钟CLKfd。首先，相位频率检测 器31检测采样数据Dsmp和反馈时钟CLKfd之间的频率差，并且以消除差的方式控制电荷泵32的操作。在反馈时钟CLKfd和采样数据Dsmp的频率几乎相互匹配之后，执行相位调 整。具体地，相位频率检测器31检测采样数据Dsmp和反馈时钟CLKfd之间的相位差，并且 以消除差的方式控制电荷泵32的操作。以该方式，滤波器电压Vlf和时钟频率fvco被控 制为各期望值，并且因此实现图3中所示的采样。注意，在图3中所示的示例的情况下分频 器36是1/2分频器。如果发生伪锁定(参见图4)，那么时钟频率fvco高于期望值。在这样的情况下， 被提供给VCO 35的滤波器电压Vlf高于期望值，并且因此需要减小滤波器电压Vlf。最后， 如图5中所示，在VCO 35之前的级提供电压控制电路34。电压控制电路34响应于伪锁定 检测信号SD减小被提供给VCO 35的滤波器电压Vlf。结果，还减小时钟频率fvco。S卩，电 压控制电路34对应于图1中所示的频率校正电路50并且当检测到伪锁定时通过减小滤波 器电压Vlf降低时钟频率fvco。图8示出环路滤波器33和电压控制电路34 (频率校正电路50)的示例。通过RC 滤波器示例环路滤波器33。环路滤波器33的输出结点m被连接至电压控制电路34和VCO 35。电压控制电路34包括被连接在输出结点m和接地线之间的NMOS晶体管MN。伪锁定 检测信号SD被提供给NMOS晶体管MN的栅电极。当检测到伪锁定的发生时，伪锁定检测信 号SD被激活为高电平，并且因此NMOS晶体管MN被导通。结果，环路滤波器33的输出结 点W的电压被减小，并且因此被输入到VCO 35的滤波器电压Vlf被减小。因此，时钟频率 fvco被减小并且因此解决了伪锁定。图9示出操作的示例。在图9中，水平轴表示被输入到VCO 35的滤波器电压Vlf， 并且竖直轴表示时钟频率fvco。时钟频率fvco根据滤波器电压Vlf而变化。频率Π是 期望时钟频率，并且频率f2是频率Π的两倍。在状态(1)中，发生两倍频率f2的伪锁定。 当伪锁定检测电路40检测到伪锁定时，电压控制电路34 (频率校正电路50)减小滤波器电 压Vlf以降低时钟频率fvco (状态(2))。其后，PLL电路30正常地操作并且被以期望时钟 频率Π锁定(状态(3))。2-2.第二示例由伪锁定检测电路40检测到的伪锁定不限于双倍频率的伪锁定。伪锁定检测电 路40可以检测η倍频率(其中η是等于或者大于2的整数)的伪锁定。此外，伪锁定检测 电路40可以被构造为检测伪锁定的多个模式。在图10中所示的示例中，伪锁定检测电路40检测双倍频率、三倍频率以及四倍频 率的伪锁定。更加具体地，伪锁定检测电路40包括双倍模式检测电路42、三倍模式检测电 路43以及四倍模式检测电路44。与第一示例的情况一样，双倍模式检测电路42检测双倍 频率的伪锁定并且将伪锁定检测信号SD输出到电压控制电路34。类似地，三倍模式检测电 路43和四倍模式检测电路44分别检测三倍频率和四倍频率的伪锁定，并且将伪锁定检测 信号SD输出到电压控制电路34。例如，伪锁定检测信号SD是一位信号，与在第一示例的情况一样。在这样的情况 下，当由检测电路(42、43以及44)中的任何一个检测到伪锁定时，伪锁定检测信号SD变成 高电平(“1”)。在此情况下的电压控制电路34的构造与第一示例中的相同(参见图8)。或者，伪锁定检测信号SD可以是多位信号。在这样的情况下，伪锁定检测信号SD 的内容根据检测到的伪锁定的模式而变化。图11示出支持多位伪锁定检测信号SD的电压控制电路34(频率校正电路50)的构造示例。电压控制电路34包括并行地连接在环路滤 波器33的输出结点m和接地线之间的多个NMOS晶体管丽1、丽2以及丽3。伪锁定检测 信号SD的各位被提供给NMOS晶体管丽1、丽2以及丽3的栅电极。例如，在检测到双倍频率的伪锁定的情况下，只有一个NMOS晶体管MNl被导通。在 检测到在三倍频率的伪锁定的情况下，两个NMOS晶体管丽1和丽2被导通。在检测到四倍 频率的伪锁定的情况下，三个NMOS晶体管丽1至丽3被导通。结果，滤波器电压Vlf的控 制量根据检测到的伪锁定的类型而变化。更加具体地，在检测到三倍频率的伪锁定的情况 下，电压控制电路34将滤波器电压Vlf减小得比在检测到双倍频率的伪锁定的情况更大。 在检测到四倍频率的伪锁定的情况下，电压控制电路34将滤波器电压Vlf减小得比在检测 到三倍频率的伪锁定的情况更大。这使得无论什么模式都能够快速地解决伪锁定。2-3.其它的示例可以限制VCO 35的振荡频率fvco。例如，VCO 35的振荡频率fvco被限制为小于 期望频率fl的三倍。在这样的情况下，减小要被检测的伪锁定类型的数目，并且因此与在 第一示例的情况一样，减小伪锁定检测电路40的面积。可以通过预定的控制信号控制伪锁定检测电路40的接通/关断。例如，当已知训 练模式PAT_TR的输入时序时，可以根据输入时序激活伪锁定检测电路40。由于在其它的时 段期间失活伪锁定检测电路40，所以能够减少功率消耗。3.显示装置根据本实施例的时钟数据恢复电路10可应用于用于驱动显示装置的显示面板的 显示驱动器。在这样的情况下，被提供给时钟数据恢复电路10的串行数据DAT是被提供给 显示驱动器的视频数据信号。通常，视频数据信号包括与被显示在显示面板上的视频相对 应的“视频数据”；和用于控制显示驱动器中的视频数据的处理的“控制数据”。因此，能够 容易地将上述训练模式PAT_TR插入到视频数据信号中而没有影响视频数据。S卩，训练模式 PAT_TR仅需要被包括在控制数据中。图12示意性地示出根据本实施例的显示装置的构造。显示装置被提供有控制 装置100、驱动器200以及显示面板300，其中以矩阵的形式布置显示元件。图13是示出图 12中所示的显示装置的操作的时序图。参考图12和图13，将会描述根据本实施例的显示
直ο控制装置100对应于图1中所示的串行数据传输电路100。S卩，控制装置100生成 包括训练模式PAT_TR的视频数据信号DAT (串行数据)，并且将视频数据信号DAT传输到驱 动器200。更加具体地，控制装置100被提供有视频信号处理电路111、训练模式插入电路 112、开关113、发射器114、PLL电路115以及时序控制电路116。视频信号处理电路111接收外部视频信号并且从外部视频信号生成视频数据 141。如图13中所示，每个水平时段包括与视频数据141相对应的激活时段ACT和除了激 活时段ACT之外的消隐时段BLNK。如稍后将会进行描述，控制数据144被插入到消隐时段 BLNK 中。训练模式插入电路112生成要被插入到视频数据信号DAT中的上述训练模式PAT_ TR。训练模式PAT_TR是被用于PLL电路的捕捉或者PLL电路的锁定状态的保持的模式，并 且通常是“0，1，0，1，……”。
9
基于外部时钟信号，时序控制电路116执行驱动器200和控制装置100的时序控 制。更加具体地，时序控制电路116将时序控制信号131和132分别提供给视频信号处理 电路111和PLL电路115以控制这些电路的操作时序。此外，时序控制电路116将开关控 制信号133提供给开关113以控制开关113的切换时序。此外，时序控制电路116将发射 器控制信号134提供给发射器114以控制发射器114。除此之外，时序控制电路116将指定 驱动器200的驱动时序的驱动时序数据143提供给发射器114。根据来自于时序控制电路116的开关控制信号133，开关113将从视频信号处理电 路111传输的视频数据141或者从训练模式插入电路112传输的训练模式PAT_TR选择性 地传输到发射器114。发射器114生成如图13中所示的视频数据信号DAT，并且将视频数据信号DAT传 输到驱动器200。更加具体地，视频数据信号DAT包括视频数据141和控制数据144。视频 数据141对应于被显示在显示面板300上的视频并且在激活时段ACT期间被传输。另一方 面，控制数据144被插入在激活时段ACT之间的消隐时段BLNK中。控制数据144是用于控 制驱动器200中的视频数据141的处理的数据，并且至少包括驱动时序数据143。此外，控 制数据144还包括训练模式PAT_TR。除了驱动时序数据143和训练模式PAT_TR之外控制 数据144还可以包括任意的数据。应注意的是，发射器114与从PLL电路115提供的时钟信号135同步地将视频数 据信号DAT传输到驱动器200。即，时钟信号叠加在视频数据信号DAT上。驱动器200接收来自于控制装置100的视频数据信号DAT，并且响应于视频数据信 号DAT驱动显示面板300的显示元件。更加具体地，驱动器200被提供有时钟数据恢复电 路210、显示元件驱动电路260以及信号处理电路270。时钟数据恢复电路210被提供有接收器电路220、PLL电路230、伪锁定检测电路 240以及频率校正电路250。时钟数据恢复电路210、接收器电路220、PLL电路230、伪锁定 检测电路240以及频率校正电路250分别等效于图1中所示的时钟数据恢复电路10、接收 器电路20、PLL电路30、伪锁定检测电路40以及频率校正电路50。时钟数据恢复电路210 通过使用被包括在视频数据信号DAT中的控制数据144中的训练模式PAT_TR(预定模式) 执行伪锁定检测。当检测到伪锁定时，时钟数据恢复电路210快速地减小时钟频率，并且因 此正确地锁定PLL电路230。此外，基于接收到的视频数据信号DAT，接收器电路220再生时钟信号CLK并且获 取视频数据信号DAT。然后，信号处理电路270恢复视频数据141和驱动时序信号并且将视 频数据141、驱动时序信号以及时钟信号CLK输出到显示元件驱动电路260。驱动时序信号 是用于指定显示元件驱动电路260的驱动时序的信号，并且被基于驱动时序数据143生成。 具体地，如图13中所示，在消隐时段BLNK中响应于第一驱动时序数据143激活驱动时序信 号，并且响应于第二驱动时序数据143失活驱动时序信号。在检测到驱动时序信号的激活时，显示元件驱动电路260开始显示面板300的选 择的线中的显示元件的驱动。更加具体地，显示元件驱动电路260根据在最后的激活时段 ACT期间传输的视频数据141生成显示元件驱动信号，并且将显示元件驱动信号提供给显 示面板300的数据线。结果，显示面板300的选择的线中的显示元件被驱动。例如，能够使用LCD面板、有机电致发光显示面板、或者场发射显示面板作为显示面板300。在其中IXD面板被用作显示面板300的液晶显示装置的情况下，控制装置100对 应于LCD控制器并且驱动器200对应于源极驱动器(或者数据线驱动器)。
在上面已经参考附图描述了本发明的实施例。然而，注意，本发明不限于上述实施 例，而是在不脱离其精神的范围内本领域的技术人员能够适当地进行修改。
权利要求
一种时钟数据恢复电路，包括接收器电路，所述接收器电路被构造为接收包括预定模式的串行数据并且与时钟信号同步地采样所述串行数据以生成采样数据；PLL电路，所述PLL电路被构造为基于所述采样数据执行时钟数据恢复以生成所述时钟信号；以及伪锁定检测电路，所述伪锁定检测电路被构造为通过检测包括在所述采样数据中的伪锁定模式来检测所述PLL电路的伪锁定，其中所述伪锁定模式是当发生所述PLL电路的所述伪锁定时由采样所述预定模式的所述接收器电路获得的模式。
2.根据权利要求1所述的时钟数据恢复电路，进一步包括频率校正电路，所述频率校 正电路被构造为，当由所述伪锁定检测电路检测到所述伪锁定时，控制所述PLL电路使得 所述时钟信号的频率被减小。
3.根据权利要求2所述的时钟数据恢复电路，其中所述PLL电路包括电压控制振荡器，所述电压控制振荡器被构造为生成其频率取 决于环路滤波器的输出电压的所述时钟信号，并且其中当由所述伪锁定检测电路检测到所述伪锁定时，所述频率校正电路减小被提供给 所述电压控制振荡器的所述输出电压。
4.根据权利要求3所述的时钟数据恢复电路， 其中所述伪锁定检测电路包括第一伪锁定检测电路，所述第一伪锁定检测电路被构造为检测第一伪锁定，所述第一 伪锁定是在高于期望频率的第一频率的所述伪锁定；和第二伪锁定检测电路，所述第二伪锁定检测电路被构造为检测第二伪锁定，所述第二 伪锁定是在进一步高于所述第一频率的第二频率的所述伪锁定；其中与检测到所述第一伪锁定时相比，当检测到所述第二伪锁定时，所述频率校正电 路将所述输出电压减小得更多。
5.根据权利要求1所述的时钟数据恢复电路，其中所述预定模式是被插入在所述串行数据中的用于所述PLL电路的捕捉或者用于 所述PLL电路的锁定状态的保持的训练模式。
6.根据权利要求1所述的时钟数据恢复电路，其中所述串行数据是被提供给用于显示装置的显示驱动器的视频数据信号， 其中所述视频数据信号包括视频数据，所述视频数据对应于被显示在所述显示装置上的视频；和 控制数据，所述控制数据用于控制所述显示驱动器中的所述视频数据的处理， 其中所述预定模式被包括在所述控制数据中。
7.一种显示装置，包括显示驱动器，所述显示驱动器被构造为驱动显示面板；和控制装置，所述控制装置被构造为生成是包括预定模式的串行数据的视频数据信号并 且将所述视频数据信号传输到所述显示驱动器， 其中所述显示驱动器包括接收器，所述接收器被构造为接收所述视频数据信号并且与时钟信号同步地采样所述 视频数据信号以生成采样数据；PLL电路，所述PLL电路被构造为基于所述采样数据执行时钟数据恢复以生成所述时 钟信号；以及伪锁定检测电路，所述伪锁定检测电路被构造为通过检测包括在所述采样数据中的伪 锁定模式来检测所述PLL电路的伪锁定；其中所述伪锁定模式是当发生所述PLL电路的所述伪锁定时由采样所述预定模式的 所述接收器获得的模式。
8.根据权利要求7所述的显示装置，其中所述显示驱动器进一步包括频率校正电路，并且其中当由所述伪锁定检测电路检测到所述伪锁定时，所述频率校正电路控制所述PLL 电路使得所述时钟信号的频率被减小。
9.根据权利要求7所述的显示装置，其中所述视频数据信号包括视频数据，所述视频数据对应于被显示在所述显示面板上的视频；和控制数据，所述控制数据用于控制所述显示驱动器中的所述视频数据的处理，其中所述预定模式被包括在所述控制数据中。
10.根据权利要求7所述的显示装置，其中所述预定模式是被插入在所述视频数据信号中的用于所述PLL电路的捕捉或者 用于所述PLL电路的锁定状态的保持的训练模式。
全文摘要
本发明提供了时钟数据恢复电路和显示装置。时钟数据恢复电路具有接收器电路，该接收器电路被构造为接收包括预定模式的串行数据并且与时钟信号同步地采样串行数据以生成采样数据；PLL电路，PLL电路被构造为基于采样数据执行时钟数据恢复以生成时钟信号；以及伪锁定检测电路，该伪锁定检测电路被构造为通过检测包括在采样数据中的伪锁定模式来检测PLL电路的伪锁定。伪锁定模式是当发生PLL电路的伪锁定时由采样预定模式的接收器电路获得的模式。
文档编号G09G5/00GK101986567SQ20101022137
公开日2011年3月16日 申请日期2010年6月30日 优先权日2009年7月28日
发明者杉山明生 申请人:瑞萨电子株式会社