移位寄存单元、移位寄存器和显示装置制造方法
【专利摘要】本发明提供一种移位寄存单元，该移位寄存单元包括第一驱动信号输入端、第一驱动信号输出端、第一时钟信号输入端、第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管和自举电容，其中，移位寄存单元还包括下拉单元，该下拉单元的第一端与开关晶体管的栅极相连，下拉单元的第二端与复位晶体管的栅极相连，下拉单元的第三端与第一输出下拉晶体管的栅极相连，复位晶体管的源极与第二低电平输入端相连，第一输出下拉晶体管的源极与第三低电平输入端相连。本发明还提供一种包括移位寄存单元的移位寄存器，一种包括该移位寄存器的栅极驱动器和一种包括该栅极驱动器的显示装置。移位寄存单元中可以使用耗尽型晶体管。
【专利说明】移位寄存单元、移位寄存器和显示装置【技术领域】
[0001]本发明涉及显示领域，具体地，涉及一种移位寄存单元、一种包括该移位寄存单元的移位寄存器和一种包括该移位寄存器的显示装置。
【背景技术】
[0002]随着平板显示的发展，高分辨率、窄边框成为发展的潮流，而在显示面板上集成栅极驱动电路是实现高分辨率、窄边框显示最重要的解决办法。
[0003]图1中所不的是现有的基本的移位寄存单兀的电路图，如图1所不，该基本的移位寄存单元包括上拉晶体管T100、输出下拉晶体管T200、自举电容Cl、上拉控制晶体管T300、下拉控制晶体管T400、第一时钟信号输入端CLK、下拉单兀13、驱动信号输入端OUT (n_l)和驱动信号输出端OUT (η)。
[0004]在图1中，上拉节点PU点为与上拉晶体管Tioo的栅极连接的节点，下拉节点ro为与输出下拉晶体管T200的栅极连接的节点。从驱动信号输入端OUT (η-1)输入起始信号STV, VGL表示低电平。图2中所示的是图1中的移位寄存单元在工作时各信号的时序图，VGH表示高电平。
[0005]a-si (非晶硅)和p-si (多晶硅)制成的薄膜晶体管为增强型薄膜晶体管，当使用增强型TFT技术制作该基本的移位寄存单元电路时，图1中所示的移位寄存单元可以正常工作(如图2的实线部分所示)。
[0006]近年来，氧化物薄膜晶体管作为一种非常有潜力的半导体技术，相比于p-si工艺更简单，成本更低，相比于a-si迁移率更高，因而越来越受到重视，未来很可能是各种显示面板、尤其是OLED (有机发光二极管)和柔性显示的主流背板驱动技术。然而氧化物薄膜晶体管具有耗尽型的特点，如图2中虚线部分所示，将作为耗尽型薄膜晶体管的氧化物薄膜晶体管直接应用于图1中所示的电路时，并不能正常工作。
[0007]原因解释如下:耗尽型薄膜晶体管与增强型薄膜晶体管的差别见图3和图4，图3为增强型薄膜晶体管的特性曲线图，纵轴为薄膜晶体管漏极的电流，横轴为栅源极的电压，从图3中所示的增强型薄膜晶体管的特性曲线图中可以看出，当Vgs (栅源电压)电压为零时，id(漏极电流)为零，说明Vgs为零时，增强型薄膜晶体管完全关闭。图4为耗尽型薄膜晶体管的特性曲线图，同样纵轴为漏极电流，横轴为栅源电压，但该图显示的却是Vgs为零时，id远大于零，而只有在栅源电压为一定的负电压时，id才为零。
【发明内容】
[0008]本发明的目的在于提供一种移位寄存单元、一种包括该移位寄存单元的移位寄存器、一种包括该移位寄存器的栅极驱动器和一种包括该栅极驱动器的显示装置，所述移位寄存单元中可以使用耗尽型薄膜晶体管。
[0009]为了实现上述目的，作为本发明的一个方面，提供一种移位寄存单元，该移位寄存单兀包括第一驱动信号输入端、第一驱动信号输出端、第一时钟信号输入端、第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管和自举电容，所述开关晶体管的漏极与所述第一驱动信号输入端相连，所述第一输出下拉晶体管的漏极与所述第一驱动信号输出端相连，所述自举电容的一端与所述第一上拉晶体管的栅极相连，另一端与所述第一驱动信号输出端相连，所述第一上拉晶体管的栅极与所述开关晶体管的源极相连，所述第一上拉晶体管的漏极与所述第一时钟信号输入端相连，所述第一上拉晶体管的漏极与所述第一驱动信号输出端相连，所述复位晶体管的漏极与所述开关晶体管的源极相连，其中，所述移位寄存单元还包括下拉单元，该下拉单元的第一端与所述开关晶体管的栅极相连，所述下拉单元的第二端与所述复位晶体管的栅极相连，所述下拉单元的第三端与所述第一输出下拉晶体管的栅极相连，所述复位晶体管的源极与能够输出第二低电平的第二低电平输入端相连，所述第一输出下拉晶体管的源极与能够输出第三低电平的第三低电平输入端相连，在求值阶段，所述下拉单元能够向所述第一输出下拉晶体管的栅极、所述开关晶体管的栅极以及所述复位晶体管的栅极输出第一低电平，所述第一低电平与所述第二低电平的差值小于所述复位晶体管的阈值电压，所述第一低电平与所述第三低电平的差值小于所述第一输出下拉晶体管的阈值电压。
[0010]优选地，所述移位寄存单元包括第一下拉模块和第二下拉模块，所述第一下拉模块用于在预充电阶段向所述第二端和所述第三端输出第二低电平，该第二低电平与所述第三低电平的差值小于所述第一输出下拉晶体管的阈值电压，所述第二下拉模块用于在所述求值阶段向所述第二端和所述第三端输出所述第一低电平。
[0011]优选地，所述移位寄存单元包括第二驱动信号输出端，该第二驱动信号输出端与所述第一驱动信号输出端同步，且能够输出所述高电平和所述第一低电平，所述第二下拉模块包括第一下拉控制晶体管和第二驱动信号输入端，该第一下拉控制晶体管的栅极与所述第二驱动信号输出端相连，所述第一下拉控制晶体管的源极与所述第一低电平输入端相连，所述第一下拉控制晶体管的漏极与所述第二端和所述第三端连接，所述第二驱动信号输入端与所述第一驱动信号输入端同步，且所述第二驱动信号输入端能够输入高电平和所述第一低电平，所述第二驱动信号输入端与第一端相连。
[0012]优选地，所述第二下拉模块还包括第二下拉控制晶体管，该第二下拉控制晶体管的栅极与所述第二驱动信号输出端相连，所述第二下拉控制晶体管的源极与所述第一低电平输入端相连，所述第二下拉控制晶体管的漏极与所述第一端相连。
[0013]优选地，所述移位寄存单元还包括第二驱动信号输出模块，该第二驱动信号输出模块包括第二上拉晶体管和第二输出下拉晶体管，所述第二上拉晶体管的栅极与所述第一上拉晶体管的栅极相连，所述第二上拉晶体管的漏极与所述第一时钟信号输入端相连，所述第二上拉晶体管的源极与所述第二驱动信号输出端相连，所述第二输出下拉晶体管的栅极与所述第一输出下拉晶体管的栅极相连，所述第二输出下拉晶体管的源极与所述第一低电平输入端相连，所述第二输出下拉晶体管的漏极与所述第二驱动信号输出端相连。
[0014]优选地，所述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模块包括第三下拉控制晶体管和第四下拉控制晶体管，所述第四下拉控制晶体管的电阻小于第三下拉晶体管的电阻，所述第三下拉控制晶体管的栅极和漏极与所述第二时钟信号输入端相连，所述第三下拉控制晶体管的源极与所述第二端相连，所述第四下拉控制晶体管的栅极与所述第二驱动信号输入端相连，所述第四下拉控制晶体管的源极与所述第二低电平输入端相连，所述第四下拉控制晶体管的漏极与所述第二端相连，所述第二端与所述第三端相连。
[0015]优选地，所述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模块包括第三下拉控制晶体管、第四下拉控制晶体管、第五下拉控制晶体管和第六下拉控制晶体管，所述第四下拉控制晶体管的电阻小于第三下拉晶体管的电阻，所述第六下拉控制晶体管的电阻小于所述第五下拉控制晶体管的电阻，所述第三下拉控制晶体管的栅极和漏极与所述第二时钟信号输入端相连，所述第三下拉控制晶体管的源极与所述第四下拉控制晶体管的漏极相连，所述第四下拉控制晶体管的栅极与所述第二驱动信号输入端相连，所述第四下拉控制晶体管的源极与所述第二低电平输入端相连，所述第四下拉控制晶体管的漏极与所述第三下拉控制晶体管的源极相连，所述第五下拉控制晶体管的栅极和漏极与所述第二时钟信号输入端相连，所述第五下拉控制晶体管的源极与所述第二端相连，所述第六下拉控制晶体管的栅极与所述第二时钟信号输入端相连，所述第六下拉控制晶体管的源极与所述第二低电平输入端相连，所述第六下拉控制晶体管的漏极与所述第二端相连，所述第二端与所述第三端相连。
[0016]优选地，所述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模块包括第七下拉控制晶体管和下拉电容，该下拉电容的电阻大于所述第七下拉控制晶体管的电阻，所述下拉电容的一端与所述第二时钟信号输入端相连，所述下拉电容的另一端与所述第二端相连，所述第七下拉控制晶体管的栅极与所述第二驱动信号输入端相连，所述第七下拉控制晶体管的源极与所述第二低电平输入端相连，所述第七下拉控制晶体管的漏极与所述第二端相连，所述第二端与所述第三端相连。
[0017]优选地，所述第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管中的至少一个为耗尽型晶体管。
[0018]优选地，所述第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管均为N沟道薄膜晶体管。
[0019]作为本发明的另一个方面，还提供一种移位寄存器，该移位寄存器包括多级移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元，下一级所述移位寄存单元的第一驱动信号输入端与上一级所述移位寄存单元的第一驱动信号输出端相连。
[0020]作为本发明的还一个方面，提供一种显示装置，该显示装置包括薄膜晶体管、数据线、栅线和与该栅线电连接的移位寄存器，其中，所述移位寄存器为本发明所提供的上述移位寄存器，所述移位寄存器的第一驱动信号输出端与所述栅线连接。
[0021]本发明所提供的移位寄存单元中，在求值阶段，第一输出下拉晶体管的栅极电位为第一低电平，源极电位为第三低电平，因此，第一输出下拉晶体管在求值阶段完全关闭；复位晶体管的源极电位为第二低电平，栅极电位为第一低电平，因此，复位晶体管完全关闭；开关晶体管的源极电位与上拉节点的电位相同(高于高电平)，开关晶体管的栅极电位为第一低电平，因此，开关晶体管也完全关闭。
[0022]即使第一输出下拉晶体管、开关晶体管以及复位晶体管均为耗尽型晶体管，该第一输出下拉晶体管、开关晶体管以及复位晶体管也可以在求值极端完全关闭，不会产生漏电，从而可以使上拉节点耦合至较高的电位。【专利附图】
【附图说明】
[0023]附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具 体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
[0024]图1是现有基本的移位寄存单兀的电路图；
[0025]图2是图1中所示的移位寄存单元在工作时各信号的时序图；
[0026]图3是增强型晶体管的特性曲线图；
[0027]图4是耗尽型晶体管的特性曲线图；
[0028]图5是本发明所提供的移位寄存单元的原理图；
[0029]图6是本发明所提供的移位寄存单元第一种实施方式的电路图；
[0030]图7是本发明所提供的移位寄存单元的第二种实施方式的电路图；
[0031]图8是本发明所提供的移位寄存单元的第三种实施方式的电路图；
[0032]图9是本发明所提供的移位寄存单元的第四种实施方式的电路图；
[0033]图10是本发明所提供的移位寄存单元工作时各信号的时序图；
[0034]图11是本发明所提供的移位寄存器的示意图。
[0035]附图标记说明
[0036]
【权利要求】
1.一种移位寄存单兀，该移位寄存单兀包括第一驱动信号输入端、第一驱动信号输出端、第一时钟信号输入端、第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管和自举电容，所述开关晶体管的漏极与所述第一驱动信号输入端相连，所述第一输出下拉晶体管的漏极与所述第一驱动信号输出端相连，所述自举电容的一端与所述第一上拉晶体管的栅极相连，另一端与所述第一驱动信号输出端相连，所述第一上拉晶体管的栅极与所述开关晶体管的源极相连，所述第一上拉晶体管的漏极与所述第一时钟信号输入端相连，所述第一上拉晶体管的漏极与所述第一驱动信号输出端相连，所述复位晶体管的漏极与所述开关晶体管的源极相连，其特征在于，所述移位寄存单元还包括下拉单元，该下拉单元的第一端与所述开关晶体管的栅极相连，所述下拉单元的第二端与所述复位晶体管的栅极相连，所述下拉单元的第三端与所述第一输出下拉晶体管的栅极相连，所述复位晶体管的源极与能够输出第二低电平的第二低电平输入端相连，所述第一输出下拉晶体管的源极与能够输出第三低电平的第三低电平输入端相连，在求值阶段，所述下拉单元能够向所述第一输出下拉晶体管的栅极、所述开关晶体管的栅极以及所述复位晶体管的栅极输出第一低电平，所述第一低电平与所述第二低电平的差值小于所述复位晶体管的阈值电压，所述第一低电平与所述第三低电平的差值小于所述第一输出下拉晶体管的阈值电压。
2.根据权利要求1所述的移位寄存单元，其特征在于，该移位寄存单元包括第一下拉模块和第二下拉模块，所述第一下拉模块用于在预充电阶段向所述第二端和所述第三端输出第二低电平，该第二低电平与所述第三低电平的差值小于所述第一输出下拉晶体管的阈值电压，所述第二下拉模块用于在所述求值阶段向所述第二端和所述第三端输出所述第一低电平。
3.根据权利要求2所述的移位寄存单元，其特征在于，该移位寄存单元包括第二驱动信号输出端，该第二驱动信号输出端与所述第一驱动信号输出端同步，且能够输出所述高电平和所述第一低电平，所述第二下拉模块包括第一下拉控制晶体管和第二驱动信号输入端，该第一下拉控制晶体管的栅极与所述第二驱动信号输出端相连，所述第一下拉控制晶体管的源极与所述第一低电平输入端相连，所述第一下拉控制晶体管的漏极与所述第二端和所述第三端连接，所述第二驱动信号输入端与所述第一驱动信号输入端同步，且所述第二驱动信号输入端能够输入高 电平和所述第一低电平，所述第二驱动信号输入端与第一端相连。
4.根据权利要求3所述的移位寄存单元，其特征在于，所述第二下拉模块还包括第二下拉控制晶体管，该第二下拉控制晶体管的栅极与所述第二驱动信号输出端相连，所述第二下拉控制晶体管的源极与所述第一低电平输入端相连，所述第二下拉控制晶体管的漏极与所述第一端相连。
5.根据权利要求3或4所述的移位寄存单元，其特征在于，该移位寄存单元还包括第二驱动信号输出模块，该第二驱动信号输出模块包括第二上拉晶体管和第二输出下拉晶体管，所述第二上拉晶体管的栅极与所述第一上拉晶体管的栅极相连，所述第二上拉晶体管的漏极与所述第一时钟信号输入端相连，所述第二上拉晶体管的源极与所述第二驱动信号输出端相连，所述第二输出下拉晶体管的栅极与所述第一输出下拉晶体管的栅极相连，所述第二输出下拉晶体管的源极与所述第一低电平输入端相连，所述第二输出下拉晶体管的漏极与所述第二驱动信号输出端相连。
6.根据权利要求3或4所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模块包括第三下拉控制晶体管和第四下拉控制晶体管，所述第四下拉控制晶体管的电阻小于第三下拉晶体管的电阻，所述第三下拉控制晶体管的栅极和漏极与所述第二时钟信号输入端相连，所述第三下拉控制晶体管的源极与所述第二端相连，所述第四下拉控制晶体管的栅极与所述第二驱动信号输入端相连，所述第四下拉控制晶体管的源极与所述第二低电平输入端相连，所述第四下拉控制晶体管的漏极与所述第二端相连，所述第二端与所述第三端相连。
7.根据权利要求3或4所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模块包括第三下拉控制晶体管、第四下拉控制晶体管、第五下拉控制晶体管和第六下拉控制晶体管，所述第四下拉控制晶体管的电阻小于第三下拉晶体管的电阻，所述第六下拉控制晶体管的电阻小于所述第五下拉控制晶体管的电阻，所述第三下拉控制晶体管的栅极和漏极与所述第二时钟信号输入端相连，所述第三下拉控制晶体管的源极与所述第四下拉控制晶体管的漏极相连，所述第四下拉控制晶体管的栅极与所述第二驱动信号输入端相连，所述第四下拉控制晶体管的源极与所述第二低电平输入端相连，所述第四下拉控制晶体管的漏极与所述第三下拉控制晶体管的源极相连，所述第五下拉控制晶体管的栅极和漏极与所述第二时钟信号输入端相连，所述第五下拉控制晶体管的源极与所述第二端相连，所述第六下拉控制晶体管的栅极与所述第二时钟信号输入端相连，所述第六下拉控制晶体管的源极与所述第二低电平输入端相连，所述第六下拉控制晶体管的漏极与所述第二端相连，所述第二端与所述第三端相连。
8.根据权利要求3或4所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模块包括第七下拉控制晶体管和下拉电容，该下拉电容的电阻大于所述第七下拉控制晶体管的电阻，所述下拉电容的一端与所述第二时钟信号输入端相连，所述下拉电容的另一端与所述第二端相连，所述第七下拉控制晶体管的栅极与所述第二驱动信号输入端相连，所述第七下拉控制.晶体管的源极与所述第二低电平输入端相连，所述第七下拉控制晶体管的漏极与所述第二端相连，所述第二端与所述第三端相连。
9.根据权利要求1所述的移位寄存单元，其特征在于，所述第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管中的至少一个为耗尽型晶体管。
10.根据权利要求9所述的移位寄存单元，其特征在于，所述第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管均为N沟道薄膜晶体管。
11.一种移位寄存器，该移位寄存器包括多级移位寄存单元，其特征在于，所述移位寄存单元为权利要求1至10中任意一项所述的移位寄存单元，下一级所述移位寄存单元的第一驱动信号输入端与上一级所述移位寄存单兀的第一驱动信号输出端相连。
12.—种显示装置，该显示装置包括薄膜晶体管、数据线、栅线和与该栅线电连接的移位寄存器，其特征在于，所述移位寄存器为权利要求11所述的移位寄存器，所述移位寄存器的第一驱动信号输出端与所述栅线连接。
【文档编号】G09G3/20GK103440839SQ201310346888
【公开日】2013年12月11日 申请日期:2013年8月9日 优先权日:2013年8月9日
【发明者】谭文, 祁小敬 申请人:京东方科技集团股份有限公司, 成都京东方光电科技有限公司