一种可实现信号双向传输的驱动电路及其移位寄存器的制造方法
【专利摘要】本发明提供一种可实现信号双向传输的驱动电路及其移位寄存器。该驱动电路包括：第一晶体管，其第一端电连接第（n-2）个栅极驱动端子，其控制端电连接第（n-4）个控制端子；第二晶体管，其第一端电连接第一晶体管的第二端以形成公共节点，其第二端电连接第（n+2）个栅极驱动端子，其控制端电连接第（n+4）个控制端子；以及第三晶体管，其第一端接收一高频时钟脉冲信号，其第二端电连接第n个栅极驱动端子，其控制端电耦接至第一晶体管的第二端。该驱动电路藉由公共节点的两阶段电位电压使上述二晶体管同时具备充电与放电功能，从而实现信号双向传输。相比于现有技术，本发明不仅电路架构简单，而且电路布局面积更少。
【专利说明】一种可实现信号双向传输的驱动电路及其移位寄存器
【技术领域】
[0001]本发明涉及一种驱动电路,尤其涉及一种用于阵列基板行驱动(Gate driver OnArray, GOA)面板的可实现信号双向传输的驱动电路以及包含该驱动电路的移位寄存器。
【背景技术】
[0002]在薄膜晶体管液晶显不器(ThinFilm Transistor Liquid CrystalDisplay, TFT-1XD)中，每个像素具有一个薄膜晶体管(Thin Film Transistor, TFT),该薄膜晶体管的栅极电性连接至水平方向的扫描线，漏极电性连接至垂直方向的数据线，而源极电性连接至一像素电极。若在水平方向的某一条扫描线施加足够的正电压，会使得该条扫描线上的所有TFT打开，此时该条扫描线对应的像素电极会与垂直方向的数据线连接，从而将数据线的视讯信号电压写入像素，进而控制不同液晶的透光度以达到控制色彩的效果O
[0003]当前，现有的很多驱动电路主要是由液晶面板外黏接集成电路(例如，栅极驱动IC或源极驱动IC)来完成。相比之下，阵列基板行驱动(Gate driver On Array, G0A)技术是直接将薄膜晶体管的栅极驱动电路制作在阵列基板上，以代替由外接硅芯片制作的驱动芯片。由于GOA电路可直接制作于液晶面板周围，不仅简化了制程工艺，而且还可降低产品成本，提高TFT-LCD面板的集成度，使面板趋向于更加薄型化。
[0004]为了实现驱动电路中的信号双向传输，现有技术中的一种解决方案是在于，GOA的栅极驱动电路透过对称的电路架构使电路中的信号传递具备双向功能。虽然该电路并不需要额外的讯号就可达到双向传输的目的，但是电路架构较为复杂，使电路具备双向传输功能的额外布板面积过多，这将明显不利于边框窄型化设计。此外，该电路输出的栅极驱动信号无法在短时间内顺利充电到预期电位，导致信号根本不能无失真地传送到移位寄存器的最后一级。
[0005]有鉴于此，如何设计一种适用于GOA面板的驱动电路或对现有驱动电路进行改进，以改善或消除上述缺陷和不足，是业内相关技术人员亟待解决的一项课题。
【发明内容】
[0006]针对现有技术的驱动电路在实现信号双向传输时所存在的上述缺陷，本发明提供一种电路架构简化、电路布局面积较少的可实现信号双向传输的驱动电路及包含该驱动电路的移位寄存器。
[0007]依据本发明的一个方面，提供了一种可实现信号双向传输的驱动电路，适于一阵列基板行驱动面板，该驱动电路包括:
[0008]一第一晶体管，具有控制端、第一端与第二端，所述第一晶体管的第一端电性连接第(n-2)个栅极驱动端子，所述第一晶体管的控制端电性连接第(n-4)个控制端子；
[0009]一第二晶体管，具有控制端、第一端与第二端，所述第二晶体管的第一端电性连接所述第一晶体管的第二端以形成一公共节点，所述第二晶体管的第二端电性连接第(n+2)个栅极驱动端子，所述第二晶体管的控制端电性连接第(n+4)个控制端子；以及
[0010]一第三晶体管，具有控制端、第一端与第二端，所述第三晶体管的第一端接收一高频时钟脉冲信号，所述第三晶体管的第二端电性连接第η个栅极驱动端子，所述第三晶体管的控制端电性耦接至所述第一晶体管的第二端和所述第二晶体管的第一端，
[0011]其中，所述驱动电路藉由所述公共节点的两阶段电位电压使所述第一晶体管与所述第二晶体管同时具备充电与放电功能，从而实现信号双向传输。
[0012]在其中的一实施例中，该驱动电路还包括一电容，所述电容的一端电性连接至所述第一晶体管的第二端和所述第二晶体管的第一端，所述电容的另一端电性连接至所述第三晶体管的第二端。
[0013]在其中的一实施例中，当第(n-4)个控制端子为高电位且第(n+4)个控制端子为低电位时，所述第一晶体管导通且所述第二晶体管关断。较佳地，第(n-2)个栅极驱动端子为高电位时，所述公共节点的电压为高电位，所述第三晶体管导通从而藉由高电位的所述高频时钟脉冲信号对所述第η个栅极驱动端子进行充电。
[0014]在其中的一实施例中，当第(n+4)个控制端子为高电位且第(n-4)个控制端子为低电位时，所述第一晶体管关断且所述第二晶体管导通。较佳地，第(n+2)个栅极驱动端子为高电位时，所述公共节点的电压为高电位，所述第三晶体管导通从而藉由低电位的所述高频时钟脉冲信号对所述第η个栅极驱动端子进行放电。
[0015]依据本发明的又一个方面，提供了一种移位寄存器，适于一阵列基板行驱动面板，该移位寄存器包括:
[0016]一第一下拉单元，用以接收一第一低频时钟脉冲信号和一第η个控制端子，并输出第η个栅极驱动端子；
[0017]一第二下拉单元，用以接收一第二低频时钟脉冲信号和一第η个控制端子，并输出第η个栅极驱动端子，所述第二低频时钟脉冲信号的相位不同于所述第一低频时钟脉冲信号的相位；以及
[0018]一驱动电路，包括:
[0019]一第一晶体管，具有控制端、第一端与第二端，所述第一晶体管的第一端电性连接第(n-2)个栅极驱动端子，所述第一晶体管的控制端电性连接第(n-4)个控制端子；
[0020]一第二晶体管，具有控制端、第一端与第二端，所述第二晶体管的第一端电性连接至所述第一晶体管的第二端以形成一公共节点，所述第二晶体管的第二端电性连接第(n+2)个栅极驱动端子，所述第二晶体管的控制端电性连接第(n+4)个控制端子；以及
[0021]一第三晶体管，具有控制端、第一端与第二端，所述第三晶体管的第一端接收一高频时钟脉冲信号，所述第三晶体管的第二端电性连接第η个栅极驱动端子，所述第三晶体管的控制端电性耦接至所述第一晶体管的第二端和所述第二晶体管的第一端，其中，所述驱动电路藉由所述公共节点的两阶段电位电压使所述第一晶体管与第二晶体管同时具备充电与放电功能，从而实现信号双向传输。
[0022]在其中的一实施例中，所述第一下拉单元和所述第二下拉单元均包括级联的下拉控制电路和下拉电路，其中，所述下拉控制电路接收低频时钟脉冲信号以及来自所述第η个控制端子的信号，所述下拉电路电性连接所述下拉控制电路的输出端并且输出驱动信号至所述第η个栅极驱动端子。[0023]在其中的一实施例中，所述下拉控制电路包括:一第四晶体管，具有控制端、第一端和第二端，所述第四晶体管的第一端和控制端连接且用以接收所述低频时钟脉冲信号；一第五晶体管，具有控制端、第一端和第二端，所述第五晶体管的第一端电性连接至所述第四晶体管的第二端，所述第五晶体管的控制端电性连接所述第η个控制端子，所述第五晶体管的第二端电性连接至一阈值电压；一第六晶体管，具有控制端、第一端和第二端，所述第六晶体管的第一端电性连接至所述第四晶体管的第一端，所述第六晶体管的控制端电性连接至所述第四晶体管的第二端；以及一第七晶体管，具有控制端、第一端和第二端，所述第七晶体管的第一端电性连接至所述第六晶体管的第二端，所述第七晶体管的控制端电性连接所述第η个控制端子，所述第七晶体管的第二端电性连接至所述阈值电压；所述下拉电路包括:一第八晶体管，具有控制端、第一端和第二端，所述第八晶体管的第一端电性连接至所述公共节点，所述第八晶体管的控制端电性连接至所述第六晶体管的第二端以及所述第七晶体管的第一端，所述第八晶体管的第二端电性连接至第η个栅极驱动端子；以及一第九晶体管，具有控制端、第一端和第二端，所述第九晶体管的第一端电性连接至第η个栅极驱动端子，所述第九晶体管的控制端电性连接至所述第六晶体管的第二端以及所述第七晶体管的第一端，所述第九晶体管的第二端电性连接至所述阈值电压。
[0024]依据本发明的再一个方面，提供了一种移位寄存器，适于一阵列基板行驱动面板，该移位寄存器包括:
[0025]一驱动电路，包括:
[0026]一第一晶体管，具有控制端、第一端与第二端，所述第一晶体管的第一端电性连接第(n-2)个栅极驱动端子，所述第一晶体管的控制端电性连接第(n-4)个控制端子；
[0027]—第二晶体管，具有控制端、第一端与第二端，所述第二晶体管的第一端电性连接至所述第一晶体管的第二端以形成一公共节点，所述第二晶体管的第二端电性连接第(n+2)个栅极驱动端子，所述第二晶体管的控制端电性连接第(n+4)个控制端子；以及
[0028]一第三晶体管，具有控制端、第一端与第二端，所述第三晶体管的第一端接收一高频时钟脉冲信号，所述第三晶体管的第二端电性连接第η个栅极驱动端子，所述第三晶体管的控制端电性耦接至所述第一晶体管的第二端和所述第二晶体管的第一端，其中，所述驱动电路藉由所述公共节点的两阶段电位电压使所述第一晶体管与第二晶体管同时具备充电与放电功能，从而实现信号双向传输；以及
[0029]一下拉单元，包括:
[0030]一第四晶体管，具有控制端、第一端与第二端，所述第四晶体管的控制端电性连接第η个控制端子，所述第四晶体管的第一端藉由一电容连接至所述高频时钟脉冲信号，所述第四晶体管的第二端电性连接至一阈值电压；
[0031]一第五晶体管，具有控制端、第一端与第二端，所述第五晶体管的控制端电性连接至所述第四晶体管的第一端，所述第五晶体管的第一端电性连接至所述公共节点，所述第五晶体管的第二端电性连接至所述阈值电压；
[0032]一第六晶体管，具有控制端、第一端与第二端，所述第六晶体管的第一端电性连接至所述第三晶体管的第二端，所述第六晶体管的控制端电性连接至所述第四晶体管的第一端，所述第六晶体管的第二端电性连接至所述阈值电压；以及
[0033]一第七晶体管，具有控制端、第一端与第二端，所述第七晶体管的第一端电性连接至所述第三晶体管的第二端，所述第七晶体管的第二端电性连接至所述阈值电压，所述第七晶体管的控制端用以接收另一高频时钟脉冲信号。
[0034]采用本发明的可实现信号双向传输的驱动电路及其移位寄存器，第一晶体管的第一端电性连接第(n-2)个栅极驱动端子且控制端电性连接第(n-4)个控制端子，第二晶体管的第一端电性连接第一晶体管的第二端以形成一公共节点，第二晶体管的第二端电性连接第(n+2)个栅极驱动端子，第二晶体管的控制端电性连接第(n+4)个控制端子，藉由该公共节点的两阶段电位电压使第一晶体管与第二晶体管同时具备充电与放电功能，从而实现信号双向传输。相比于现有技术，本发明的GOA电路架构不需额外讯号就能达到信号双向传递的功能，并且该驱动电路可透过公共节点电位电压的对称波形利用第三晶体管增加栅极驱动信号的泄流能力，不仅电路架构简单，而且电路布局面积更少。
【专利附图】
【附图说明】
[0035]读者在参照附图阅读了本发明的【具体实施方式】以后，将会更清楚地了解本发明的各个方面。其中，
[0036]图1示出现有技术中的一种可实现信号双向传输的驱动电路的电路结构图；
[0037]图2示出依据本发明一实施方式的可实现信号双向传输的驱动电路的电路结构图；
[0038]图3示出图2的具有下拉控制电路和下拉电路的下拉单元的电路架构的一具体实施例；
[0039]图4示出图2的可实现信号双向传输的驱动电路中的关键信号的时序波形示意图；以及
[0040]图5示出依据本发明另一实施方式的可实现信号双向传输的驱动电路的电路结构图。
【具体实施方式】
[0041]为了使本申请所揭示的技术内容更加详尽与完备，可参照附图以及本发明的下述各种具体实施例，附图中相同的标记代表相同或相似的组件。然而，本领域的普通技术人员应当理解，下文中所提供的实施例并非用来限制本发明所涵盖的范围。此外，附图仅仅用于示意性地加以说明，并未依照其原尺寸进行绘制。
[0042]下面参照附图，对本发明各个方面的【具体实施方式】作进一步的详细描述。
[0043]图1示出现有技术中的一种可实现信号双向传输的驱动电路的电路结构图。
[0044]参照图1，传统的驱动电路包括一第一晶体管T11、一第二晶体管T12、一第三晶体管T13、一第四晶体管T14 (如虚线框所示)。例如，第一晶体管Tll至第四晶体管T14均为薄膜晶体管(Thin Film Transistor, TFT)，则晶体管的控制端对应薄膜晶体管的栅极，晶体管的第一端对应薄膜晶体管的漏极，晶体管的第二端对应薄膜晶体管的源极。
[0045]第一晶体管Tll具有控制端、第一端与第二端。第一晶体管Tll的第一端和控制端均接收第(n+2)个控制信号ST(n+2)。此外，第一晶体管Tll的第二端与晶体管T16的第二端之间还包括一电容C。第二晶体管T12具有控制端、第一端与第二端。第二晶体管T12的第一端和控制端均接收第(n+1)个栅极驱动信号G (n+1)。第二晶体管T12的第二端电性连接至第一晶体管Tll的第二端，如图1所示，第二晶体管T12的第二端、第一晶体管Tll的第二端、第三晶体管T13的第二端以及第四晶体管T14的第二端彼此相连形成一公共节点 Q (η)。
[0046]类似地，第三晶体管Τ13具有控制端、第一端与第二端。第三晶体管Τ13的第一端和控制端均接收第(n-2)个控制信号ST (n-2)。第四晶体管T14具有控制端、第一端与第二端。第四晶体管T14的第一端和控制端均接收第(η-1)个栅极驱动信号G (n-l)0
[0047]由此可知，第一晶体管Tll和第二晶体管T12被设置与第三晶体管T13和第四晶体管T14对称。例如，第一晶体管Tll的第一端和控制端接收第(n+2)个控制信号ST (n+2)，而第三晶体管T13的第一端和控制端接收第(n-2)个控制信号ST (n-2)。又如，第二晶体管T12的第一端和控制端接收第(n+1)个栅极驱动信号G (n+1)，而第四晶体管T14的第一端和控制端接收第(η-1)个栅极驱动信号G (n-l)0由图1可知，当正向扫描时，藉由第三晶体管和第四晶体管对公共节点Q (η)充电，并透过第(n+4)个栅极驱动信号G (n+4)对公共节点Q (η)放电；当负向扫描时，藉由第一晶体管和第二晶体管对公共节点Q (η)充电，并透过第(n-4)个栅极驱动信号G (n-4)对公共节点Q (η)放电。如此一来，该驱动电路可透过上述对称架构使电路中的信号传递具备双向功能。但是，这种对称架构较为复杂，额外布板面积过多，明显不利于边框窄型化设计。
[0048]为了解决上述缺陷或不足，图2示出依据本发明一实施方式的可实现信号双向传输的驱动电路的电路结构图。图3示出图2的具有下拉控制电路和下拉电路的下拉单元的电路架构的一具体实施例，图4不出图2的可实现信号双向传输的驱动电路中的关键信号的时序波形不意图。
[0049]参照图2，本发明的可实现信号双向传输的驱动电路适于一阵列基板行驱动(Gatedriver On Array, GOA)面板。该驱动电路20包括一第一晶体管T21、一第二晶体管T22和一第三晶体管T23。
[0050]具体地，第一晶体管T21具有控制端、第一端与第二端。第一晶体管T21的第一端电性连接第(n-2)个栅极驱动端子G (n-2)。第一晶体管T21的控制端电性连接第(n_4)个控制端子Q(n-4)。第二晶体管T22具有控制端、第一端与第二端。第二晶体管T22的第一端电性连接第一晶体管T21的第二端以形成一公共节点Q (η)。第二晶体管Τ22的第二端电性连接第(n+2)个栅极驱动端子G (n+2)。第二晶体管T22的控制端电性连接第(n+4)个控制端子Q (n+4)。第三晶体管T23具有控制端、第一端与第二端。第三晶体管T23的第一端接收一高频时钟脉冲信号HCl。第三晶体管T23的第二端电性连接第η个栅极驱动端子G (η)。第三晶体管Τ23的控制端电性耦接至第一晶体管Τ21的第二端和第二晶体管Τ22的第一端。需要特别指出的是，该驱动电路20藉由公共节点Q (η)的两阶段电位电压(如图4的时序波形所示)使第一晶体管Τ21与第二晶体管Τ22同时具备充电与放电功能，从而实现信号双向传输。
[0051 ] 在一具体实施例中，该驱动电路还包括一电容Cl。电容Cl的一端电性连接至第一晶体管Τ21的第二端和第二晶体管Τ22的第一端，电容Cl的另一端电性连接至第三晶体管Τ23的第二端。
[0052]本领域的技术人员应当理解，图2不仅可示意性描述本发明的可实现信号双向传输的驱动电路，而且还可说明本发明的含有该驱动电路的移位寄存器结构。[0053]再次参照图2，该移位寄存器包括一第一下拉单元、一第二下拉单元和一驱动电路
20。需要指出的是，驱动电路20的电路架构在上文中已详细地予以说明，为描述方便起见，此处不再赘述。
[0054]第一下拉单元用以接收一第一低频时钟脉冲信号LCl和一第η个控制端子Q(n)，并输出第η个栅极驱动端子G (η)。第二下拉单元用以接收一第二低频时钟脉冲信号LC2和一第η个控制端子Q (η)，并输出第η个栅极驱动端子G (η)，第二低频时钟脉冲信号LC2的相位不同于第一低频时钟脉冲信号LCl的相位。
[0055]在一具体实施例中，如图3所示，第一下拉单元和第二下拉单元均包括级联的下拉控制电路和下拉电路。例如，第一下拉单元包括第一下拉控制电路202和第一下拉电路204。第二下拉单元包括第二下拉控制电路206和第二下拉电路208。每一下拉控制电路接收低频时钟脉冲信号以及来自第η个控制端子的信号Q (η)。下拉电路电性连接下拉控制电路的输出端并且输出驱动信号至第η个栅极驱动端子G (η)。
[0056]进一步，每一下拉控制电路包括一第四晶体管(Τ51或Τ61)、一第五晶体管(Τ52或Τ62)、一第六晶体管(Τ53或Τ63)和一第七晶体管(Τ54或Τ64)。每一下拉电路包括一第八晶体管(Τ41或Τ42)和一第九晶体管(Τ31或Τ32)。下文以第一下拉单元中的下拉控制电路和下拉电路为例进行说明。
[0057]在下拉控制电路中，第四晶体管Τ51具有控制端、第一端和第二端。第四晶体管Τ51的第一端和控制端连接且用以接收低频时钟脉冲信号LCl。第五晶体管Τ52具有控制端、第一端和第二端。第五晶体管Τ52的第一端电性连接至第四晶体管Τ51的第二端，第五晶体管Τ52的控制端电性连接第η个控制端子Q (η)，第五晶体管Τ52的第二端电性连接至一阈值电压VSS。第六晶体管Τ53具有控制端、第一端和第二端。第六晶体管Τ53的第一端电性连接至第四晶体管Τ51的第一端，第六晶体管Τ53的控制端电性连接至第四晶体管Τ51的第二端。第七晶体管Τ54具有控制端、第一端和第二端。第七晶体管Τ54的第一端电性连接至第六晶体管Τ53的第二端。第七晶体管Τ54的控制端电性连接第η个控制端子Q (η)。第七晶体管Τ54的第二端电性连接至阈值电压VSS。
[0058]在下拉电路中，第八晶体管Τ41具有控制端、第一端和第二端。第八晶体管Τ41的第一端电性连接至公共节点Q U)。第八晶体管Τ41的控制端电性连接至第六晶体管Τ53的第二端以及第七晶体管Τ54的第一端。第八晶体管Τ41的第二端电性连接至第η个栅极驱动端子G (η)。第九晶体管Τ31具有控制端、第一端和第二端。第九晶体管Τ31的第一端电性连接至第η个栅极驱动端子G (η)，第九晶体管Τ31的控制端电性连接至第六晶体管Τ53的第二端以及第七晶体管Τ54的第一端，第九晶体管Τ31的第二端电性连接至阈值电压VSS。
[0059]在一具体实施例中，当第(n-4)个控制端子Q (n_4)为高电位且第(n+4)个控制端子Q (n+4)为低电位时，第一晶体管T21导通且第二晶体管T22关断。此外，当第(n_2)个栅极驱动端子G (n-2)为高电位时，公共节点Q (η)的电压为高电位，第三晶体管T23导通从而藉由高电位的高频时钟脉冲信号HCl对第η个栅极驱动端子G (η)进行充电，如时间期间t2所示。
[0060]在一具体实施例中，当第(n+4)个控制端子Q (n+4)为高电位且第(n_4)个控制端子Q (n-4)为低电位时，第一晶体管T21关断且第二晶体管T22导通。此外，当第(n+2)个栅极驱动端子G (n+2)为高电位时，公共节点Q (η)的电压为高电位，第三晶体管T23导通从而藉由低电位的高频时钟脉冲信号HCl对第η个栅极驱动端子G (η)进行放电。之后，第(n+2)个栅极驱动端子G (n+2)为低电位，公共节点Q (η)的电压随之也变换为低电位，如时间期间t5所示。
[0061]图5示出依据本发明另一实施方式的可实现信号双向传输的驱动电路的电路结构图。
[0062]将图5与图3进行比较，图5的驱动电路与图3的驱动电路基本相似，为描述方便起见，在此不再赘述。图5与图3的主要区别是在于下拉单元的电路架构更加简化。
[0063]具体地，该下拉单元包括第四晶体管T51、第五晶体管T42、第六晶体管T32和第七晶体管T31。第四晶体管T51的控制端电性连接第η个控制端子Q (η)。第四晶体管Τ51的第一端藉由一电容C2连接至高频时钟脉冲信号HC1。第四晶体管Τ51的第二端电性连接至一阈值电压VSS。第五晶体管Τ42的控制端电性连接至第四晶体管Τ51的第一端。第五晶体管Τ42的第一端电性连接至公共节点Q (η)。第五晶体管Τ42的第二端电性连接至阈值电压VSS。
[0064]第六晶体管Τ32的第一端电性连接至第三晶体管Τ23的第二端。第六晶体管Τ32的控制端电性连接至第四晶体管Τ51的第一端。第六晶体管Τ32的第二端电性连接至阈值电压VSS。第七晶体管Τ31的第一端电性连接至第三晶体管Τ23的第二端。第七晶体管Τ31的第二端电性连接至阈值电压VSS。第七晶体管Τ31的控制端用以接收另一高频时钟脉冲信号HC5。
[0065]采用本发明的可实现信号双向传输的驱动电路及其移位寄存器，第一晶体管的第一端电性连接第(n-2)个栅极驱动端子且控制端电性连接第(n-4)个控制端子，第二晶体管的第一端电性连接第一晶体管的第二端以形成一公共节点，第二晶体管的第二端电性连接第(n+2)个栅极驱动端子，第二晶体管的控制端电性连接第(n+4)个控制端子，藉由该公共节点的两阶段电位电压使第一晶体管与第二晶体管同时具备充电与放电功能，从而实现信号双向传输。相比于现有技术，本发明的GOA电路架构不需额外讯号就能达到信号双向传递的功能，并且该驱动电路可透过公共节点电位电压的对称波形利用第三晶体管增加栅极驱动信号的泄流能力，不仅电路架构简单，而且电路布局面积更少。
[0066]上文中，参照附图描述了本发明的【具体实施方式】。但是，本领域中的普通技术人员能够理解，在不偏离本发明的精神和范围的情况下，还可以对本发明的【具体实施方式】作各种变更和替换。这些变更和替换都落在本发明权利要求书所限定的范围内。
【权利要求】
1.一种可实现信号双向传输的驱动电路，适于一阵列基板行驱动(Gate driver OnArray, GOA)面板，其特征在于，所述驱动电路包括: 一第一晶体管，具有控制端、第一端与第二端，所述第一晶体管的第一端电性连接第(n-2)个栅极驱动端子，所述第一晶体管的控制端电性连接第(n-4)个控制端子； 一第二晶体管，具有控制端、第一端与第二端，所述第二晶体管的第一端电性连接所述第一晶体管的第二端以形成一公共节点，所述第二晶体管的第二端电性连接第(n+2)个栅极驱动端子，所述第二晶体管的控制端电性连接第(n+4)个控制端子；以及 一第三晶体管，具有控制端、第一端与第二端，所述第三晶体管的第一端接收一高频时钟脉冲信号，所述第三晶体管的第二端电性连接第η个栅极驱动端子，所述第三晶体管的控制端电性耦接至所述第一晶体管的第二端和所述第二晶体管的第一端， 其中，所述驱动电路藉由所述公共节点的两阶段电位电压使所述第一晶体管与所述第二晶体管同时具备充电与放电功能，从而实现信号双向传输。
2.根据权利要求1所述的驱动电路，其特征在于，所述驱动电路还包括一电容，所述电容的一端电性连接至所述第一晶体管的第二端和所述第二晶体管的第一端，所述电容的另一端电性连接至所述第三晶体管的第二端。
3.根据权利要求1所述的驱动电路，其特征在于，当第(n-4)个控制端子为高电位且第(n+4)个控制端子为低电位时，所述第一晶体管导通且所述第二晶体管关断。
4.根据权利要求3所述的驱动电路，其特征在于，第(n-2)个栅极驱动端子为高电位时，所述公共节点的电压为高电位，所述第三晶体管导通从而藉由高电位的所述高频时钟脉冲信号对所述第η个 栅极驱动端子进行充电。
5.根据权利要求1所述的驱动电路，其特征在于，当第(n+4)个控制端子为高电位且第(n-4)个控制端子为低电位时，所述第一晶体管关断且所述第二晶体管导通。
6.根据权利要求5所述的驱动电路，其特征在于，第(n+2)个栅极驱动端子为高电位时，所述公共节点的电压为高电位，所述第三晶体管导通从而藉由低电位的所述高频时钟脉冲信号对所述第η个栅极驱动端子进行放电。
7.—种移位寄存器,适于一阵列基板行驱动(Gate driver On Array, GOA)面板,其特征在于，所述移位寄存器包括: 一第一下拉单元，用以接收一第一低频时钟脉冲信号和一第η个控制端子，并输出第η个栅极驱动端子； 一第二下拉单元，用以接收一第二低频时钟脉冲信号和一第η个控制端子，并输出第η个栅极驱动端子，所述第二低频时钟脉冲信号的相位不同于所述第一低频时钟脉冲信号的相位；以及 一驱动电路，包括: 一第一晶体管，具有控制端、第一端与第二端，所述第一晶体管的第一端电性连接第(n-2)个栅极驱动端子，所述第一晶体管的控制端电性连接第(n-4)个控制端子； 一第二晶体管，具有控制端、第一端与第二端，所述第二晶体管的第一端电性连接至所述第一晶体管的第二端以形成一公共节点，所述第二晶体管的第二端电性连接第(n+2)个栅极驱动端子，所述第二晶体管的控制端电性连接第(n+4)个控制端子；以及 一第三晶体管，具有控制端、第一端与第二端，所述第三晶体管的第一端接收一高频时钟脉冲信号，所述第三晶体管的第二端电性连接第η个栅极驱动端子，所述第三晶体管的控制端电性耦接至所述第一晶体管的第二端和所述第二晶体管的第一端，其中，所述驱动电路藉由所述公共节点的两阶段电位电压使所述第一晶体管与第二晶体管同时具备充电与放电功能，从而实现信号双向传输。
8.根据权利要求7所述的移位寄存器，其特征在于，所述第一下拉单元和所述第二下拉单元均包括级联的下拉控制电路和下拉电路，其中，所述下拉控制电路接收低频时钟脉冲信号以及来自所述第η个控制端子的信号，所述下拉电路电性连接所述下拉控制电路的输出端并且输出驱动信号至所述第η个栅极驱动端子。
9.根据权利要求8所述的移位寄存器，其特征在于，所述下拉控制电路包括: 一第四晶体管，具有控制端、第一端和第二端，所述第四晶体管的第一端和控制端连接且用以接收所述低频时钟脉冲信号； 一第五晶体管，具有控制端、第一端和第二端，所述第五晶体管的第一端电性连接至所述第四晶体管的第二端，所述第五晶体管的控制端电性连接所述第η个控制端子，所述第五晶体管的第二端电性连接至一阈值电压； 一第六晶体管，具有控制端、第一端和第二端，所述第六晶体管的第一端电性连接至所述第四晶体管的第一端，所述第六晶体管的控制端电性连接至所述第四晶体管的第二端；以及 一第七晶体管，具有控制端、第一端和第二端，所述第七晶体管的第一端电性连接至所述第六晶体管的第二端，所述第七晶体管的控制端电性连接所述第η个控制端子，所述第七晶体管的第二端电性连接至所述阈值电压； 所述下拉电路包括:` 一第八晶体管，具有控制端、第一端和第二端，所述第八晶体管的第一端电性连接至所述公共节点，所述第八晶体管的控制端电性连接至所述第六晶体管的第二端以及所述第七晶体管的第一端，所述第八晶体管的第二端电性连接至第η个栅极驱动端子；以及 一第九晶体管，具有控制端、第一端和第二端，所述第九晶体管的第一端电性连接至第η个栅极驱动端子，所述第九晶体管的控制端电性连接至所述第六晶体管的第二端以及所述第七晶体管的第一端，所述第九晶体管的第二端电性连接至所述阈值电压。
10.一种移位寄存器,适于一阵列基板行驱动(Gate driver On Array, GOA)面板,其特征在于，所述移位寄存器包括: 一驱动电路，包括: 一第一晶体管，具有控制端、第一端与第二端，所述第一晶体管的第一端电性连接第(n-2)个栅极驱动端子，所述第一晶体管的控制端电性连接第(n-4)个控制端子； 一第二晶体管，具有控制端、第一端与第二端，所述第二晶体管的第一端电性连接至所述第一晶体管的第二端以形成一公共节点，所述第二晶体管的第二端电性连接第(n+2)个栅极驱动端子，所述第二晶体管的控制端电性连接第(n+4)个控制端子；以及 一第三晶体管，具有控制端、第一端与第二端，所述第三晶体管的第一端接收一高频时钟脉冲信号，所述第三晶体管的第二端电性连接第η个栅极驱动端子，所述第三晶体管的控制端电性耦接至所述第一晶体管的第二端和所述第二晶体管的第一端，其中，所述驱动电路藉由所述公共节点的两阶段电位电压使所述第一晶体管与第二晶体管同时具备充电与放电功能，从而实现信号双向传输；以及 一下拉单元，包括: 一第四晶体管，具有控制端、第一端与第二端，所述第四晶体管的控制端电性连接第η个控制端子，所述第四晶体管的第一端藉由一电容连接至所述高频时钟脉冲信号，所述第四晶体管的第二端电性连接至一阈值电压； 一第五晶体管，具有控制端、第一端与第二端，所述第五晶体管的控制端电性连接至所述第四晶体管的第一端，所述第五晶体管的第一端电性连接至所述公共节点，所述第五晶体管的第二端电性连接至所述阈值电压； 一第六晶体管，具有控制端、第一端与第二端，所述第六晶体管的第一端电性连接至所述第三晶体管的第二端，所述第六晶体管的控制端电性连接至所述第四晶体管的第一端，所述第六晶体管的第二端电性连接至所述阈值电压；以及 一第七晶体管，具有控制端、第一端与第二端，所述第七晶体管的第一端电性连接至所述第三晶体管的第二端，所述第七晶体管的第二端电性连接至所述阈值电压，所述第七晶体管的控制端用以接收另一高频时钟脉冲信号。
【文档编号】G09G3/36GK103680450SQ201310697800
【公开日】2014年3月26日 申请日期:2013年12月18日 优先权日:2013年12月18日
【发明者】詹秉燏, 吴佳恩, 洪凯尉, 刘立伟, 陈勇志 申请人:友达光电股份有限公司