集成栅极驱动电路及具有集成栅极驱动电路的显示面板的制作方法

集成栅极驱动电路及具有集成栅极驱动电路的显示面板的制作方法
【专利摘要】本发明提供一种集成栅极驱动电路及具有集成栅极驱动电路的显示面板，该驱动电路包括级联的多级栅极驱动单元以及多级附加栅极驱动单元，其中，所述第n级栅极驱动单元包括驱动单元（42）和下拉单元（44），所述第m级附加栅极驱动单元包括附加驱动单元（52）和附加下拉单元（54）。本发明所提供的集成栅极驱动电路采用双下拉结构，使电路中下拉单元和附加下拉单元中的薄膜晶体管可以处于双极性电压偏置的工作环境，有效抑制下拉单元和附加下拉单元中的薄膜晶体管的阈值电压漂移，延长了电路的工作寿命，使得电路可以更好的满足大、中尺寸显示面板的需求，同时，电路结构简单，功耗低，还适合低温和高温工作。
【专利说明】集成栅极驱动电路及具有集成栅极驱动电路的显示面板
【技术领域】
[0001]本发明涉及显示【技术领域】,尤其涉及一种集成栅极驱动电路(Gate Driver onArray, GOA)及具有集成栅极驱动电路的显示面板。
【背景技术】
[0002]液晶显示器具有机身薄、省电、辐射少等众多优点，得到了广泛的应用。现有市场上的液晶显示器大部分为投射式液晶显示器，其包括液晶面板及背光模组(backlightmodule)。液晶面板的工作原理是在两片平行的玻璃基板当中放置液晶分子，并在两片玻璃基板上施加驱动电压来控制液晶分子的旋转方向，对背光模组的发光进行调制产生画面。
[0003]近些年来液晶显示器的发展呈现出了高集成度，低成本的发展趋势，集成显示驱动电路逐渐成为平板显示技术的研究热点。所谓集成显示驱动电路是指将栅极驱动电路和数据驱动电路等外围电路采用薄膜晶体管(TFT)实现并与像素薄膜晶体管一起制作于TFT基板上。与传统的电路(IC)驱动方式相比，采用集成栅极驱动的方法不仅可以减少外围驱动芯片的数量及其压封程序、降低成本，而且能使得显示器外围更加纤薄，使显示器模组更加紧凑，机械和电学可靠性得以增强。其中，基于非晶硅薄膜晶体管技术的集成栅极驱动电路得到了广泛的研究。一方面因为非晶硅TFT技术具有工艺温度低、器件均匀性良好、成本低廉等优势，是目前的主流TFT技术；另一方面，非晶硅TFT的迁移率可以满足栅极驱动电路工作频率的要求。但是，非晶硅TFT的稳定性比较差，在长时间的电压应力偏置下会发生严重的阈值电压漂移现象，严重地影响电路的寿命。
[0004]在集成栅极驱动电路中，通常需要一个下拉电路来维持电路输出信号为低电平，该下拉电路中的下拉薄膜晶体管通常受到较长时间的电压应力，成为影响集成栅极驱动电路寿命的关键器件。现有的集成栅极驱动电路设计中通常采用低压直流偏置、双下拉结构、高频脉冲偏置或降低电压信号占空比等方式来减小下拉薄膜晶体管的阈值电压漂移。这些方式在一定程度上能够达到延长集成栅极驱动电路寿命的目的，但是由于下拉薄膜晶体管往往处于单极性(电压为正)的偏置下，会受到较长时间正极性的直流电压应力或者脉冲电压应力，在长时间工作之后下拉薄膜晶体管的阈值电压漂移仍然较大，且会发生导电能力的退化，从而严重影响集成栅极驱动电路的工作寿命。在大、中尺寸面板显示应用中，集成栅极驱动电路需要在很长时间内处于工作状态，这对电路的寿命的要求更高。因此，如何更加有效的抑制电路中关键薄膜晶体管的阈值电压漂移，延长集成栅极驱动电路的寿命，以满足大、中尺寸面板显示的需求，是面向电视面板GOA设计的关键问题。

【发明内容】

[0005]本发明的目的在于提供一种集成栅极驱动电路，其采用双下拉结构，使电路中下拉单元和附加下拉单元中的薄膜晶体管可以处于双极性电压偏置的工作环境，有效抑制下拉单元和附加下拉单元中的薄膜晶体管的阈值电压漂移，延长了电路的工作寿命，使得电路可以更好的满足大、中尺寸显示面板的需求，同时，电路结构简单，功耗低，还适合低温和高温工作。
[0006]本发明的另一目的在于提供一种具有集成栅极驱动电路的显示面板，该面板可以减少外围驱动芯片的数量及其压封程序、降低成本，而且能使得显示器外围更加纤薄，使显示器模组更加紧凑，机械和电学可靠性得以增强。
[0007]为实现上述目的，本发明提供一种集成栅极驱动电路，包括级联的多级栅极驱动单元以及多级附加栅极驱动单元，其中，
[0008]所述第n级栅极驱动单元具有第n-2级信号输入端、第n+1级信号输入端、第n+3级信号输入端、高频时钟信号第一输入端、低频时钟信号第一输入端、低频时钟信号第二输入端、低电平输入端、第一输出端、第二输出端，其中，所述第n级阵列基板行驱动单元的第一输出端用于驱动显示面板的像素区；
[0009]所述第m级附加栅极驱动单元具有第m-1级附加信号输入端、高频时钟信号第一输入端、高频时钟信号第二输入端、低频时钟信号第一输入端、低频时钟信号第二输入端、低电平输入端、第一附加输出端、第二附加输出端；
[0010]当所述第n级栅极驱动单元为第四级至倒数第四级栅极驱动单元中任一栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端电性连接至第n-2级栅极驱动单元的第一输出端；所述第n级栅极驱动单元的第n+1级信号输入端电性连接至第n+1级栅极驱动单元的第二输出端；所述第n级栅极驱动单元的第n+3级信号输入端电性连接至第n+3级栅极驱动单元的第一输出端；所述第n级栅极驱动单元的第一输出端分别电性连接至第n+2级栅极驱动单元的第n-2级信号输入端以及第n_3级栅极驱动单元的第n+3级信号输入端；所述第n级栅极驱动单元的第二输出端电性连接至第n-1级栅极驱动单元的第n+1级信号输入端；
[0011]当所述第n级栅极驱动单元为第一级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端用于输入一脉冲激活信号；所述第n级栅极驱动单元的第n+1级信号输入端电性连接至第n+1级栅极驱动单元的第二输出端；所述第n级栅极驱动单元的第n+3级信号输入端电性连接至第n+3级栅极驱动单元的第一输出端；所述第n级栅极驱动单元的第一输出端电性连接至第n+2级栅极驱动单元的第n-2级信号输入端；所述第n级栅极驱动单元的第二输出端悬空；
[0012]当所述第n级栅极驱动单元为第二级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端用于输入一脉冲激活信号；所述第n级栅极驱动单元的第n+1级信号输入端电性连接至第n+1级栅极驱动单元的第二输出端；所述第n级栅极驱动单元的第n+3级信号输入端电性连接至第n+3级栅极驱动单元的第一输出端；所述第n级栅极驱动单元的第一输出端电性连接至第n+2级栅极驱动单元的第n-2级信号输入端；所述第n级栅极驱动单元的第二输出端电性连接至第n-1级栅极驱动单元的第n+1级信号输入端；
[0013]当所述第n级栅极驱动单元为第三级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端电性连接至第n-2级栅极驱动单元的第一输出端；所述第n级栅极驱动单元的第n+1级信号输入端电性连接至第n+1级栅极驱动单元的第二输出端；所述第n级栅极驱动单元的第n+3级信号输入端电性连接至第n+3级栅极驱动单元的第一输出端；所述第n级栅极驱动单元的第一输出端电性连接至第n+2级栅极驱动单元的第n-2级信号输入端；所述第n级栅极驱动单元的第二输出端电性连接至第n-1级栅极驱动单元的第n+1级信号输入端；
[0014]当所述第n级栅极驱动单元为倒数第三级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端电性连接至第n-2级栅极驱动单元的第一输出端；所述第n级栅极驱动单元的第n+1级信号输入端电性连接至第n+1级栅极驱动单元的第二输出端；所述第n级栅极驱动单元的第n+3级信号输入端电性连接至第一级附加栅极驱动单元的第一附加输出端；所述第n级栅极驱动单元的第一输出端分别电性连接至第n+2级栅极驱动单元的第n-2级信号输入端以及第n-3级栅极驱动单元的第n+3级信号输入端；所述第n级栅极驱动单元的第二输出端电性连接至第n-1级栅极驱动单元的第n+1级信号输入端；
[0015]当所述第n级栅极驱动单元为倒数第二级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端电性连接至第n-2级栅极驱动单元的第一输出端；所述第n级栅极驱动单元的第n+1级信号输入端电性连接至第n+1级栅极驱动单元的第二输出端；所述第n级栅极驱动单元的第n+3级信号输入端电性连接至第二级附加栅极驱动单元的第一附加输出端；所述第n级栅极驱动单元的第一输出端电性连接至第n-3级栅极驱动单元的第n+3级信号输入端；所述第n级栅极驱动单元的第二输出端电性连接至第n-1级栅极驱动单元的第n+1级信号输入端；
[0016]当所述第n级栅极驱动单元为倒数第一级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端电性连接至第n-2级栅极驱动单元的第一输出端；所述第n级栅极驱动单元的第n+1级信号输入端电性连接至第一级附加栅极驱动单元的第二附加输出端；所述第n级栅极驱动单元的第n+3级信号输入端电性连接至第三级附加栅极驱动单元的第一附加输出端；所述第n级栅极驱动单元的第一输出端分别与第n-3级栅极驱动单元的第n+3级信号输入端及第一级附加栅极驱动单元的第m-1级附加信号输入端电性连接；所述第n级栅极驱动单元的第二输出端电性连接至第n-1级栅极驱动单元的第n+1级信号输入端；
[0017]当所述第m级附加栅极驱动单元为第四级至倒数第一级附加栅极驱动单元中任一附加栅极驱动单元时，所述第m级附加栅极驱动单元的第m-1级附加信号输入端电性连接至第m-1级附加栅极驱动单元的第一附加输出端，所述第m级附加栅极驱动单元的第一附加输出端电性连接至所述第m+1级附加栅极驱动单元的第m-1级附加信号输入端，所述第二附加输出端悬空；
[0018]当所述第m级附加栅极驱动单元为第一级附加栅极驱动单元时，所述第m级附加栅极驱动单元的第m-1级附加信号输入端电性连接至所述倒数第一级栅极驱动单元的第一输出端，所述第m级附加栅极驱动单元的第一附加输出端分别与所述第m+1级附加栅极驱动单元的第m-1级附加信号输入端及倒数第三级栅极驱动单元的第n+3级信号输入端电性连接，所述第二附加输出端电性连接至所述倒数第一级栅极驱动单元的第n+1级信号输入端;
[0019]当所述第m级附加栅极驱动单元为第二级附加栅极驱动单元时，所述第m级附加栅极驱动单元的第m-1级附加信号输入端电性连接至第m-1级附加栅极驱动单元的第一附加输出端，所述第m级附加栅极驱动单元的第一附加输出端分别与所述第m+1级附加栅极驱动单元的第m-1级附加信号输入端及倒数第二级栅极驱动单元的第n+3级信号输入端电性连接，所述第二附加输出端悬空；[0020]当所述第m级附加栅极驱动单元为第三级附加栅极驱动单元时，所述第m级附加栅极驱动单元的第m-1级附加信号输入端电性连接至第m-1级附加栅极驱动单元的第一附加输出端，所述第m级附加栅极驱动单元的第一附加输出端分别与所述第m+1级附加栅极驱动单元的第m-1级附加信号输入端及倒数第一级栅极驱动单元的第n+3级信号输入端电性连接，所述第二附加输出端悬空；
[0021]所述集成栅极驱动电路的第n级栅极驱动单元还包括:
[0022]驱动单元，分别与第n-2级信号输入端、高频时钟信号第一输入端、第n+3级信号输入端、第一输出端及第二输出端电性连接；
[0023]下拉单元，分别与第n+1级信号输入端、低频时钟信号第一输入端、低频时钟信号第二输入端、低电平输入端及驱动单元电性连接；
[0024]所述集成栅极驱动电路的第m级附加栅极驱动单元还包括:
[0025]附加驱动单元，分别与第m-1级附加信号输入端、高频时钟信号第一输入端、高频时钟信号第二输入端、第一附加输出端及第二附加输出端电性连接；
[0026]附加下拉单元，分别与低频时钟信号第一输入端、低频时钟信号第二输入端、低电平输入端及附加驱动单元电性连接。
[0027]所述低电平输入端的输入信号为低电平信号；所述高频时钟信号第一输入端与高频时钟信号第二输入端的输入信号为第一高频时钟信号、第二高频时钟信号、第三高频时钟信号或第四高频时钟信号，所述第一高频时钟信号与第三高频时钟信号相位相反，所述第二高频时钟信号与第四高频时钟信号相位相反，且，所述第一高频时钟信号、第三高频时钟信号与第二高频时钟信号、第四高频时钟信号波形相同但初始相位不同；
[0028]当所述集成栅极驱动电路的第n级栅极驱动单元的高频时钟信号第一输入端的输入信号为第一高频时钟信号时，所述第n+1级、n+2级、n+3级栅极驱动单元的高频时钟信号第一输入端的输入信号分别为第二、三、四高频时钟信号；
[0029]当所述集成栅极驱动电路的第m级附加栅极驱动单元的高频时钟信号第一输入端与高频时钟信号第二输入端的输入信号分别为第k与第k-1时钟信号时，所述集成栅极驱动电路的第m+1级附加栅极驱动单元的高频时钟信号第一输入端与高频时钟信号第二输入端的输入信号分别为第k+1与第k时钟信号，所述k值为I至4，当k为I时k-1值为4，当k为4时k+1值为I ;
[0030]所述低频时钟信号第一输入端与低频时钟信号第二输入端的输入信号为第一低频时钟信号或第二低频时钟信号，所述第一低频时钟信号与第二低频时钟信号电压互补；
[0031]当所述集成栅极驱动电路的第n级栅极驱动单元的低频时钟信号第一输入端与低频时钟信号第二输入端的输入信号分别为第一低频时钟信号及第二低频时钟信号时，所述第n+1级栅极驱动单元的低频时钟信号第一输入端与低频时钟信号第二输入端的输入信号分别为第二低频时钟信号及第一低频时钟信号；
[0032]当所述集成栅极驱动电路的第m级附加栅极驱动单元的低频时钟信号第一输入端与低频时钟信号第二输入端的输入信号分别为第一低频时钟信号及第二低频时钟信号时，所述第m+1级附加栅极驱动单元的低频时钟信号第一输入端与低频时钟信号第二输入端的输入信号分别为第二低频时钟信号及第一低频时钟信号。
[0033]所述驱动单元包括一电容、第一薄膜晶体管、第二薄膜晶体管及第三薄膜晶体管，所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极，所述第二薄膜晶体管具有第二栅极、第二源极及第二漏极，所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极，所述第一栅极、第一漏极均电性连接至所述第n-2级信号输入端，所述第一源极分别与电容的一端、第二栅极、第三漏极、第二输出端及下拉单元电性连接，所述第二漏极与高频时钟信号第一输入端电性连接，所述第二源极与电容的另一端、第一输出端及下拉单元电性连接，所述第三栅极与所述第n+3级信号输入端电性连接，所述第三源极与低电平输入端电性连接；
[0034]所述附加驱动单元包括一附加电容、第二十一薄膜晶体管、第二十二薄膜晶体管、第二十三薄膜晶体管，所述第二十一薄膜晶体管具有第二十一栅极、第二十一源极及第二十一漏极，所述第二十二薄膜晶体管具有第二十二栅极、第二十二源极及第二十二漏极，所述第二十三薄膜晶体管具有第二十三栅极、第二十三源极及第二十三漏极，所述第二十一栅极、第二十一漏极、第二十二漏极均电性连接至所述第m-1级附加信号输入端，所述第二十一源极分别与附加电容的一端、第二十三栅极、第二十二源极、第三输出端及附加下拉单元电性连接，所述第二十二栅极与高频时钟信号第二输入端电性连接，所述第二十三漏极与高频时钟信号第一输入端电性连接，所述第二十三源极与附加电容的另一端、第一附加输出端及附加下拉单元电性连接。
[0035]所述下拉单元包括第一下拉单元、第一下拉信号产生单元、第二下拉单元及第二下拉信号产生单元；其中，所述第一下拉单元分别与驱动单元、第一下拉信号产生单元、第二下拉单元及低电平输入端电性连接，第一下拉信号产生单元分别与第一下拉单元、低频时钟信号第一输入端、低频时钟信号第二输入端及低电平输入端电性连接，所述第二下拉单元分别与驱动单元、第二下拉信号产生单元、第一下拉单元及低电平输入端电性连接，所述第二下拉信号产生单元分别与第二下拉单元、低频时钟信号第一输入端、低频时钟信号第二输入端及低电平输入端电性连接；
[0036]所述第一下 拉单元包括第四薄膜晶体管及第五薄膜晶体管，所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极，所述第五薄膜晶体管第五栅极、第五源极及第五漏极，所述第四栅极、第五栅极均电性连接至所述第一下拉信号产生单元电性连接，所述第四漏极分别与第一源极、电容的一端、第二栅极、第三漏极、第二输出端、第二下拉信号产生单元及第二下拉单元电性连接，所述第四源极、第五源极均电性连接至所述低电平输入端，所述第五漏极分别与第二源极、电容的另一端、第一输出端及第二下拉单元电性连接；
[0037]所述第二下拉单元包括第六薄膜晶体管及第七薄膜晶体管，所述第六薄膜晶体管具有第六栅极、第六源极及第六漏极，所述第七薄膜晶体管第七栅极、第七源极及第七漏极，所述第六栅极、所述第七栅极均电性连接至所述第二下拉信号产生单元电性连接，所述第六源极、所述第七源极均电性连接至低电平输入端；所述第六漏极分别与第一源极、电容的一端、第二栅极、第三漏极、第四漏极、第二输出端及第二下拉信号产生单元电性连接，所述第七源极分别与第二源极、电容的另一端、第一输出端及第五漏极电性连接；
[0038]所述第一下拉信号产生单元包括第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管及第十二薄膜晶体管，所述第八薄膜晶体管具有第八栅极、第八源极及第八漏极，所述第九薄膜晶体管具有第九栅极、第九源极及第九漏极，所述第十薄膜晶体管具有第十栅极、第十源极及第十漏极，所述第十一薄膜晶体管具有第十一栅极、第十一源极及第十一漏极，所述第十二薄膜晶体管具有第十二栅极、第十二源极及第十二漏极，所述第八栅极、第八漏极、第九漏极、第十栅极均电性连接至低频时钟信号第二输入端，所述第八源极分别与所述第九源极、第十漏极、第四栅极、第五栅极电性连接，所述第十源极分别与所述第十一漏极、第十二漏极电性连接，所述十一栅极分别与所述第一源极、电容的一端、第二栅极、第三漏极、第四漏极、第六漏极、第二输出端电性连接，所述十一源极、第十二源极均电性连接至所述低电平输入端所述第十二栅极与所述第n+1级信号输入端电性连接；
[0039]所述第二下拉信号产生单元包括第十四薄膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管、第十七薄膜晶体管及第十八薄膜晶体管，所述第十四薄膜晶体管具有第十四栅极、第十四源极及第十四漏极，所述第十五薄膜晶体管具有第十五栅极、第十五源极及第十五漏极，所述第第十六薄膜晶体管具有第十六栅极、第十六源极及第十六漏极，所述第十七薄膜晶体管具有第十七栅极、第十七源极及第十七漏极，所述第十八薄膜晶体管具有第十八栅极、第十八源极及第十八漏极，所述第十四栅极、第十四漏极、第十五漏极、第十六栅极均电性连接至低频时钟信号第一输入端，所述第十四源极分别与所述第十五源极、第十六漏极、第六栅极、第七栅极电性连接，所述第十六源极分别与所述第十七漏极、第十八漏极电性连接，所述十七栅极分别与所述十一栅极、所述第一源极、电容的一端、第二栅极、第三漏极、第四漏极、第六漏极、第二输出端电性连接，所述十七源极、第十八源极均电性连接至所述低电平输入端电性连接，所述第十八栅极与所述第n+1级信号输入端电性连接。
[0040]所述第九栅极电性连接至所述低频时钟信号第一输入端；所述第十五栅极电性连接至所述低频时钟信号第二输入端。
[0041]所述第九栅极分别与所述第八源极、第九源极、第十漏极、第四栅极、第五栅极电性连接；所述第十五栅极分别与所述第十四源极、第十五源极、第十六漏极、第六栅极、第七栅极电性连接。
[0042]所述第一下拉信号产生单元还包括第十三薄膜晶体管，所述第十三薄膜晶体管具有第十三栅极、第十三源极及第十三漏极，所述第十三栅极分别与第一栅极、第一漏极、及所述第n-2级信号输入端电性连接，所述第十三漏极分别与所述第十源极、所述第十一漏极、第十二漏极电性连接；所述第十三源极与低电平输入端电性连接；
[0043]所述第二下拉信号产生单元还包括第十九薄膜晶体管，所述第十九薄膜晶体管具有第十九栅极、第十九源极及第十九漏极，所述第十九栅极分别与所述第十三栅极、第一栅极、第一漏极、及所述第n-2级信号输入端电性连接，所述第十九漏极分别与所述第十六源极、所述第十七漏极、第十八漏极电性连接；所述第十九源极与低电平输入端电性连接。
[0044]所述第n级栅极驱动单元还具有第n-1级信号输入端、及第三输出端，当所述第n级栅极驱动单元为第二级至倒数第一级栅极驱动单元中任一栅极驱动单元时，所述第n级栅极驱动单元的第n-1级信号输入端电性连接至第n-1级栅极驱动单元的第三输出端；当所述第n级栅极驱动单元为第一级栅极驱动单元时，所述第n级栅极驱动单元不具有第n-1级信号输入端；当所述第n级栅极驱动单元为第一级至倒数第二级栅极驱动单元中任一栅极驱动单元时，所述第n级栅极驱动单元的第三输出端电性连接至所述第n+1级栅极驱动单元的第n-1级信号输入端；当所述第n级栅极驱动单元为倒数第一级栅极驱动单元中时，所述第n级栅极驱动单元的第三输出端悬空；[0045]所述下拉单元包括第一下拉单元、第二下拉单元及第二下拉信号产生单元；其中，所述第一下拉单元分别与驱动单元、第n-1级信号输入端及低电平输入端电性连接，所述第二下拉单元分别与驱动单元、第二下拉信号产生单元、第一下拉单元及低电平输入端电性连接，所述第二下拉信号产生单元分别与驱动单元、第二下拉单元、低频时钟信号第一输入端、低频时钟信号第二输入端及低电平输入端电性连接；
[0046]所述第一下拉单元包括第四薄膜晶体管及第五薄膜晶体管，所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极，所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极，所述第四栅极、第五栅极均电性连接至所述第n-1级信号输入端，所述第四漏极分别与第一源极、电容的一端、第二栅极、第三漏极、第二输出端、第二下拉信号产生单元及第二下拉单元电性连接，所述第四源极、第五源极均电性连接至低电平输入端，所述第五漏极分别与第二源极、电容的另一端、第一输出端及第二下拉单元电性连接；
[0047]所述第二下拉单元包括第六薄膜晶体管及第七薄膜晶体管，所述第六薄膜晶体管具有第六栅极、第六源极及第六漏极，所述第七薄膜晶体管具有第七栅极、第七源极及第七漏极，所述第六栅极与所述第二下拉信号产生单元、第七栅极、第三输出端电性连接，所述第六漏极分别与第一源极、电容的一端、第二栅极、第三漏极、第四漏极、第二输出端及第二下拉信号产生单元电性连接，所述第六源极、第七源极均电性连接至低电平输入端，所述第七漏极分别与第二源极、电容的另一端、第一输出端及第五漏极电性连接；
[0048]所述第二下拉信号产生单元包括第十四薄膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管、第十七薄膜晶体管及第十八薄膜晶体管，所述第十四薄膜晶体管具有第十四栅极、第十四源极及第十四漏极，所述第十五薄膜晶体管具有第十五栅极、第十五源极及第十五漏极，所述第第十六薄膜晶体管具有第十六栅极、第十六源极及第十漏极，所述第十七薄膜晶体管具有第十七栅极、第十七源极及第十七漏极，所述第十八薄膜晶体管具有第十八栅极、第十八源极及第十八漏极，所述第十四栅极、第十四漏极、第十五漏极、第十六栅极均电性连接至低频时钟信号第一输入端，所述第十四源极分别与所述第十五源极、第十六漏极、第六栅极、第七栅极及第三输出端电性连接，所述第十六源极分别与所述第十七漏极、第十八漏极电性连接，所述十七栅极分别与所述第一源极、电容的一端、第二栅极、第三漏极、第四漏极、第六漏极电性连接，所述十七源极、第十八源极与低电平输入端电性连接，所述第十八栅极与所述第n+1级信号输入端电性连接。
[0049]所述第十五栅极电性连接至所述低频时钟信号第二输入端。
[0050]所述第十五栅极分别与所述第十四源极、第十五源极、第十六漏极、第六栅极、第七栅极及第三输出端电性连接。
[0051]所述第二下拉信号产生单元还包括第十九薄膜晶体管，所述第十九薄膜晶体管具有第十九栅极、第十九源极及第十九漏极，所述第十九栅极分别与所述第一栅极、第一漏极、及所述第n-2级信号输入端电性连接，所述第十九漏极分别与所述第十六源极、第十七漏极、第十八漏极电性连接；所述第十九漏极与低电平输入端电性连接。
[0052]所述附加下拉单元包括第一附加下拉单元、第一附加下拉信号产生单元、第二附加下拉单元及第二附加下拉信号产生单元；其中，所述第一附加下拉单元分别与附加驱动单元、第一附加下拉信号产生单元、第二附加下拉单元及低电平输入端电性连接，第一附加下拉信号产生单元分别与第一附加下拉单元、低频时钟信号第一输入端、低频时钟信号第二输入端及低电平输入端电性连接，所述第二附加下拉单元分别与附加驱动单元、第二附加下拉信号产生单元、第一附加下拉单元及低电平输入端电性连接，所述第二附加下拉信号产生单元分别与第二附加下拉单元、低频时钟信号第一输入端、低频时钟信号第二输入端及低电平输入端电性连接。
[0053]所述第一附加下拉单元包括第二十四薄膜晶体管及第二十五薄膜晶体管，所述第二十四薄膜晶体管具有第二十四栅极、第二十四源极及第二十四漏极，所述第二十五薄膜晶体管第二十五栅极、第二十五源极及第二十五漏极，所述第二十四栅极与所述第一附加下拉信号产生单元及第二十五栅极电性连接，所述第二十四漏极分别与第二十一源极、第二十二源极、附加电容的一端、第二十三栅极、第二附加输出端、第二附加下拉信号产生单元及第二附加下拉单元电性连接，所述第二十五漏极与附加电容的另一端、第一附加输出端及第二附加下拉单元电性连接，所述第二十五源极与低电平输入端电性连接；
[0054]所述第二附加下拉单元包括第二十六薄膜晶体管及第二十七薄膜晶体管，所述第二十六薄膜晶体管具有第二十六栅极、第二十六源极及第二十六漏极，所述第二十七薄膜晶体管第二十七栅极、第二十七源极及第二十七漏极，所述第二十六栅极与所述第二附加下拉信号产生单元、第二十七栅极电性连接，所述第二十六漏极分别与第二十四源极、第二十一源极、第二十二源极、附加电容的一端、第二十三栅极、第二附加输出端及第二附加下拉信号产生单元电性连接，所述第二十七漏极分别与附加电容的另一端、第一附加输出端、第二十五漏极及第二十三源极电性连接，所述第二十七源极与低电平输入端电性连接。
[0055]所述第二十四源极与低电平输入端电性连接；所述第二十六源极与低电平输入端电性连接。
[0056]所述第二十四源极分别与所述第二十五漏极、附加电容的另一端、第一附加输出端及第二附加下拉单元电性连接；所述第二十六源极分别与所述第二十七漏极、附加电容的另一端、第一附加输出端、第二十五漏极及第二十三源极电性连接。
[0057]所述第一附加下拉信号产生单元包括第二十八薄膜晶体管、第二十九薄膜晶体管、第三十薄膜晶体管及第三十一薄膜晶体管，所述第二十八薄膜晶体管具有第二十八栅极、第二十八源极及第二十八漏极，所述第二十九薄膜晶体管具有第二十九栅极、第二十九源极及第二十九漏极，所述第三十薄膜晶体管具有第三十栅极、第三十源极及第三十漏极，所述第三十一薄膜晶体管具有第三十一栅极、第三十一源极及第三十一漏极，所述第二十八栅极、第二十八漏极、第二十九漏极及第三十栅极均电性连接至所述低频时钟信号第二输入端，所述第二十八源极分别与所述第二十九源极、第三十漏极、第二十四栅极及第二十五栅极电性连接，所述第三十源极与所述第三十一漏极电性连接，所述第三十一栅极分别与第二十一源极、第二十二源极、附加电容的一端、第二十三栅极、第二附加输出端、第二十六漏极及第二十四漏极电性连接，所述三十一源极与低电平输入端电性连接；
[0058]所述第二附加下拉信号产生单元包括第三十二薄膜晶体管、第三十三薄膜晶体管、第三十四薄膜晶体管及第三十五薄膜晶体管，所述第三十二薄膜晶体管具有第三十二栅极、第三十二源极及第三十二漏极，所述第三十三薄膜晶体管具有第三十三栅极、第三十三源极及第三十三漏极，所述第三十四薄膜晶体管具有第三十四栅极、第三十四源极及第三十四漏极，所述第三十五薄膜晶体管具有第三十五栅极、第三十五源极及第三十五漏极，所述第三十二栅极、第三十二漏极、第三十三源漏极及第三十四栅极均电性连接至所述低频时钟信号第一输入端，所述第三十二源极分别与所述第三十三源极、第三十四漏极、第二十六栅极及第二十七栅极电性连接，所述第三十四源极与所述第三十五漏极电性连接，所述第三十五栅极分别与第三十一栅极、第二十一源极、第二十二源极、附加电容的一端、第二十三栅极、第二附加输出端、第二十六漏极及第二十四漏极电性连接，所述三十五源极与低电平输入端电性连接。
[0059]所述第二十九栅极电性连接至所述低频时钟信号第一输入端；所述第三十三栅极电性连接至所述低频时钟信号第二输入端。
[0060]所述第二十九栅极分别与所述第二十八源极、所述第二十九源极、第三十漏极、第二十四栅极、第二十五栅极电性连接；所述第三十三栅极分别与所述第三十二源极、第三十三源极、所述第三十四漏极、第二十六栅极、第二十七栅极电性连接。
[0061]本发明还提供一种具有集成栅极驱动电路的显示面板，包括数据驱动电路及显示面板主体，所述显示面板主体包括上述集成栅极驱动电路及显示面板像素区，所述显示面板像素区包括阵列排布的多个像素单元。
[0062]本发明的有益效果:本发明的集成栅极驱动电路及具有集成栅极驱动电路的显示面板，电路采用双下拉结构，使电路中下拉单元和附加下拉单元中的薄膜晶体管可以处于双极性电压偏置的工作环境，有效抑制下拉单元和附加下拉单元中的薄膜晶体管的阈值电压漂移，延长了电路的工作寿命，使得电路可以更好的满足大、中尺寸显示面板的需求，同时，电路结构简单，功耗低，还适合低温和高温工作。
[0063]为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
【专利附图】

【附图说明】
[0064]下面结合附图，通过对本发明的【具体实施方式】详细描述，将使本发明的技术方案及其它有益效果显而易见。
[0065]附图中，
[0066]图1为本发明集成栅极驱动电路的结构示意图；
[0067]图2A为本发明集成栅极驱动电路的时序图；
[0068]图2B为本发明集成栅极驱动电路的另一时序图；
[0069]图3为本发明集成栅极驱动电路的栅极驱动单元结构图；
[0070]图4为本发明集成栅极驱动电路的附加栅极驱动单元结构图；
[0071]图5为本发明栅极驱动单元第一实施例的电路图；
[0072]图6A为本发明栅极驱动单元第一实施例的时序图；
[0073]图6B为本发明栅极驱动单元第一实施例的另一时序图；
[0074]图7为下拉单元中的薄膜晶体管的阈值电压漂移测试图；
[0075]图8为下拉单元中的薄膜晶体管的开态电流退化测试图；
[0076]图9为本发明栅极驱动单元第二实施例的电路图；
[0077]图10为本发明栅极驱动单元第三实施例的电路图；
[0078]图11为本发明栅极驱动单元第四实施例的电路图；
[0079]图12A为本发明栅极驱动单元第四实施例的时序图；[0080]图12B为本发明栅极驱动单元第四实施例的另一时序图；
[0081]图13为本发明栅极驱动单元第五实施例的电路图；
[0082]图14为本发明栅极驱动单元第六实施例的电路图；
[0083]图15为本发明附加栅极驱动单元第一实施例的电路图；
[0084]图16为本发明附加栅极驱动单元第一实施例的时序图；
[0085]图17为本发明附加栅极驱动单元第二实施例的电路图；
[0086]图18为本发明附加栅极驱动单元第三实施例的电路图；
[0087]图19为本发明附加栅极驱动单元第四实施例的电路图；
[0088]图20为本发明具有集成栅极驱动电路的显示面板结构示意图。
【具体实施方式】
[0089]为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
[0090]请参阅图1至4，本发明提供一种集成栅极驱动电路，包括级联的多级栅极驱动单元以及多级附加栅极驱动单元，其中，
[0091]所述第n级栅极驱动单元具有第n-2级信号输入端21、第n+1级信号输入端22、第n+3级信号输入端23、高频时钟信号第一输入端24、低频时钟信号第一输入端25、低频时钟信号第二输入端26、低电平输入端27、第一输出端28、第二输出端29,其中，所述第n级集成栅极驱动电路单元的第一输出端28用于驱动显示面板的像素区；
[0092]所述第m级附加栅极驱动单元具有第m-1级附加信号输入端35、高频时钟信号第一输入端24、高频时钟信号第二输入端34、低频时钟信号第一输入端25、低频时钟信号第二输入端26、低电平输入端27、第一附加输出端38、第二附加输出端39 ；
[0093]当所述第n级栅极驱动单元为第四级至倒数第四级栅极驱动单元中任一栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端21电性连接至第n_2级栅极驱动单元的第一输出端28 ;所述第n级栅极驱动单元的第n+1级信号输入端22电性连接至第n+1级栅极驱动单元的第二输出端29 ;所述第n级栅极驱动单元的第n+3级信号输入端23电性连接至第n+3级栅极驱动单元的第一输出端28 ;所述第n级栅极驱动单元的第一输出端28分别电性连接至第n+2级栅极驱动单元的第n-2级信号输入端21以及第n_3级栅极驱动单元的第n+3级信号输入端23 ;所述第n级栅极驱动单元的第二输出端29电性连接至第n-1级栅极驱动单元的第n+1级信号输入端22 ；
[0094]当所述第n级栅极驱动单元为第一级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端21用于输入一脉冲激活信号；所述第n级栅极驱动单元的第n+1级信号输入端22电性连接至第n+1级栅极驱动单元的第二输出端29 ;所述第n级栅极驱动单元的第n+3级信号输入端23电性连接至第n+3级栅极驱动单元的第一输出端28 ;所述第n级栅极驱动单元的第一输出端28电性连接至第n+2级栅极驱动单元的第n_2级信号输入端21 ;所述第n级栅极驱动单元的第二输出端29悬空；
[0095]当所述第n级栅极驱动单元为第二级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端21用于输入一脉冲激活信号；所述第n级栅极驱动单元的第n+1级信号输入端22电性连接至第n+1级栅极驱动单元的第二输出端29 ;所述第n级栅极驱动单元的第n+3级信号输入端23电性连接至第n+3级栅极驱动单元的第一输出端28 ;所述第n级栅极驱动单元的第一输出端28电性连接至第n+2级栅极驱动单元的第n_2级信号输入端21 ;所述第n级栅极驱动单元的第二输出端29电性连接至第n-1级栅极驱动单元的第n+1级信号输入端22 ；
[0096]当所述第n级栅极驱动单元为第三级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端21电性连接至第n-2级栅极驱动单元的第一输出端28 ;所述第n级栅极驱动单元的第n+1级信号输入端22电性连接至第n+1级栅极驱动单元的第二输出端29 ;所述第n级栅极驱动单元的第n+3级信号输入端23电性连接至第n+3级栅极驱动单元的第一输出端28 ;所述第n级栅极驱动单元的第一输出端28电性连接至第n+2级栅极驱动单元的第n-2级信号输入端21 ;所述第n级栅极驱动单元的第二输出端29电性连接至第n-1级栅极驱动单元的第n+1级信号输入端22 ；
[0097]当所述第n级栅极驱动单元为倒数第三级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端21电性连接至第n-2级栅极驱动单元的第一输出端28 ;所述第n级栅极驱动单元的第n+1级信号输入端22电性连接至第n+1级栅极驱动单元的第二输出端29 ;所述第n级栅极驱动单元的第n+3级信号输入端23电性连接至第一级附加栅极驱动单元的第一附加输出端38 ;所述第n级栅极驱动单元的第一输出端28分别电性连接至第n+2级栅极驱动单元的第n-2级信号输入端21以及第n_3级栅极驱动单元的第n+3级信号输入端23 ;所述第n级栅极驱动单元的第二输出端29电性连接至第n-1级栅极驱动单元的第n+1级信号输入端22 ；
[0098]当所述第n级栅极驱动单元为倒数第二级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端21电性连接至第n-2级栅极驱动单元的第一输出端28 ;所述第n级栅极驱动单元的第n+1级信号输入端22电性连接至第n+1级栅极驱动单元的第二输出端29 ;所述第n级栅极驱动单元的第n+3级信号输入端23电性连接至第二级附加栅极驱动单元的第一附加输出端38 ;所述第n级栅极驱动单元的第一输出端28电性连接至第n-3级栅极驱动单元的第n+3级信号输入端23 ;所述第n级栅极驱动单元的第二输出端29电性连接至第n-1级栅极驱动单元的第n+1级信号输入端22 ；
[0099]当所述第n级栅极驱动单元为倒数第一级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端21电性连接至第n-2级栅极驱动单元的第一输出端28 ;所述第n级栅极驱动单元的第n+1级信号输入端22电性连接至第一级附加栅极驱动单元的第二附加输出端39 ;所述第n级栅极驱动单元的第n+3级信号输入端23电性连接至第三级附加栅极驱动单元的第一附加输出端38 ;所述第n级栅极驱动单元的第一输出端28分别与第n-3级栅极驱动单元的第n+3级信号输入端23及第一级附加栅极驱动单元的第m_l级附加信号输入端35电性连接；所述第n级栅极驱动单元的第二输出端29电性连接至第n-1级栅极驱动单元的第n+1级信号输入端22 ；
[0100]当所述第m级附加栅极驱动单元为第四级至倒数第一级附加栅极驱动单元中任一附加栅极驱动单元时，所述第m级附加栅极驱动单元的第m-1级附加信号输入端35电性连接至第m-1级附加栅极驱动单元的第一附加输出端38，所述第m级附加栅极驱动单元的第一附加输出端38电性连接至所述第m+1级附加栅极驱动单元的第m-1级附加信号输入端35，所述第二附加输出端39悬空；[0101]当所述第m级附加栅极驱动单元为第一级附加栅极驱动单元时，所述第m级附加栅极驱动单元的第m-1级附加信号输入端35电性连接至所述倒数第一级栅极驱动单元的第一输出端28，所述第m级附加栅极驱动单元的第一附加输出端38分别与所述第m+1级附加栅极驱动单元的第m-1级附加信号输入端35及倒数第三级栅极驱动单元的第n+3级信号输入端23电性连接，所述第二附加输出端39电性连接至所述倒数第一级栅极驱动单元的第n+1级信号输入端22 ；
[0102]当所述第m级附加栅极驱动单元为第二级附加栅极驱动单元时，所述第m级附加栅极驱动单元的第m-1级附加信号输入端35电性连接至第m-1级附加栅极驱动单元的第一附加输出端38，所述第m级附加栅极驱动单元的第一附加输出端38分别与所述第m+1级附加栅极驱动单元的第m-1级附加信号输入端35及倒数第二级栅极驱动单元的第n+3级信号输入端23电性连接，所述第二附加输出端39悬空；
[0103]当所述第m级附加栅极驱动单元为第三级附加栅极驱动单元时，所述第m级附加栅极驱动单元的第m-1级附加信号输入端35电性连接至第m-1级附加栅极驱动单元的第一附加输出端38，所述第m级附加栅极驱动单元的第一附加输出端38分别与所述第m+1级附加栅极驱动单元的第m-1级附加信号输入端35及倒数第一级栅极驱动单元的第n+3级信号输入端23电性连接，所述第二附加输出端39悬空；
[0104]所述集成栅极驱动电路的第n级栅极驱动单元还包括:
[0105]驱动单元42，分别与第n-2级信号输入端21、高频时钟信号第一输入端24、第n+3级信号输入端23、第一输出端28及第二输出端29电性连接；
[0106]下拉单元44，分别与第n+1级信号输入端22、低频时钟信号第一输入端25、低频时钟信号第二输入端26、低电平输入端27及驱动单元42电性连接。
[0107]所述集成栅极驱动电路的第m级附加栅极驱动单元还包括:
[0108]附加驱动单元52，分别与第m-1级附加信号输入端31、高频时钟信号第一输入端24、高频时钟信号第二输入端25、第一附加输出端38及第二附加输出端39电性连接；
[0109]附加下拉单元54，分别与低频时钟信号第一输入端25、低频时钟信号第二输入端26、低电平输入端27及附加驱动单元52电性连接。所述低电平输入端27的输入信号为低电平信号Vss ;所述高频时钟信号第一输入端24与高频时钟信号第二输入端34的输入信号为第一高频时钟信号CK1、第二高频时钟信号CK2、第三高频时钟信号CK3或第四高频时钟信号CK4,所述第一高频时钟信号CK1与第三高频时钟信号CK2相位相反，所述第二高频时钟信号CK2与第四高频时钟信号相位相反，且，所述第一高频时钟信号、第三高频时钟信号与第二高频时钟信号、第四高频时钟信号波形相同但初始相位不同(如图2A及图2B所示)；当所述集成栅极驱动电路的第n级栅极驱动单元的高频时钟信号第一输入端24的输入信号为第一高频时钟信号时，所述第n+1级、n+2级、n+3级栅极驱动单元的高频时钟信号第一输入端24的输入信号分别为第二、三、四高频时钟信号；当所述集成栅极驱动电路的第m级附加栅极驱动单元的高频时钟信号第一输入端24与高频时钟信号第二输入端34的输入信号分别为第k与第k-1时钟信号时，所述集成栅极驱动电路的第m+1级附加栅极驱动单元的高频时钟信号第一输入端24与高频时钟信号第二输入端34的输入信号分别为第k+1与第k时钟信号，所述k值为I至4，当k为I时k-1值为4，当k为4时k+1值为I。
[0110]所述低频时钟信号第一输入端25与低频时钟信号第二输入端26的输入信号为第一低频时钟信号ECK或第二低频时钟信号EXCK，所述第一低频时钟信号与第二低频时钟信号电压相反，即当第一低频时钟信号为高电位信号时，第二低频时钟信号为低电位信号，当第一低频时钟信号为低电位信号时，第二低频时钟信号为高电位信号；当所述集成栅极驱动电路的第n级栅极驱动单元的低频时钟信号第一输入端25与低频时钟信号第二输入端26的输入信号分别为第一低频时钟信号及第二低频时钟信号时，所述第n+1级栅极驱动单元的低频时钟信号第一输入端25与低频时钟信号第二输入端26的输入信号分别为第二低频时钟信号及第一低频时钟信号；当所述集成栅极驱动电路的第m级附加栅极驱动单元的低频时钟信号第一输入端25与低频时钟信号第二输入端26的输入信号分别为第一低频时钟信号及第二低频时钟信号时，所述第m+1级附加栅极驱动单元的低频时钟信号第一输入端25与低频时钟信号第二输入端26的输入信号分别为第二低频时钟信号及第一低频时钟信号。
[0111]请参阅图5至图8，其为本发明栅极驱动单元第一实施例，并结合参阅图1至图3，
[0112]所述驱动单元42包括一电容Cbl、第一薄膜晶体管Tl、第二薄膜晶体管T2及第三薄膜晶体管T3，所述第一薄膜晶体管Tl具有第一栅极、第一源极及第一漏极，所述第二薄膜晶体管T2具有第二栅极、第二源极及第二漏极，所述第三薄膜晶体管T3具有第三栅极、第三源极及第三漏极，所述第一栅极、第一漏极均电性连接至所述第n-2级信号输入端，所述第一源极分别与电容Cbl的一端、第二栅极、第三漏极、第二输出端29及下拉单元44电性连接，所述第二漏极与高频时钟信号第一输入端24电性连接，所述第二源极与电容Cbl的另一端、第一输出端28及下拉单元44电性连接，所述第三栅极与所述第n+3级信号输入端23电性连接，所述第三源极与低电平输入端27电性连接；
[0113]所述下拉单元44包括第一下拉单元45、第一下拉信号产生单元46、第二下拉单元47及第二下拉信号产生单元48 ;其中，所述第一下拉单元45分别与驱动单元42、第一下拉信号产生单元46、第二下拉单元47及低电平输入端27电性连接，第一下拉信号产生单元46分别与第一下拉单兀45、低频时钟信号第一输入端25、低频时钟信号第二输入端26及低电平输入端27电性连接，所述第二下拉单元47分别与驱动单元42、第二下拉信号产生单元48、第一下拉单元45及低电平输入端27电性连接，所述第二下拉信号产生单元48分别与第二下拉单兀47、低频时钟信号第一输入端25、低频时钟信号第二输入端26及低电平输入端27电性连接；
[0114]所述第一下拉单元45包括第四薄膜晶体管T4及第五薄膜晶体管T5，所述第四薄膜晶体管T4具有第四栅极、第四源极及第四漏极，所述第五薄膜晶体管T5第五栅极、第五源极及第五漏极，所述第四栅极、第五栅极均电性连接至所述第一下拉信号产生单元46电性连接，所述第四漏极分别与第一源极、电容Cbl的一端、第二栅极、第三漏极、第二输出端29、第二下拉信号产生单元48及第二下拉单元47电性连接，所述第四源极、第五源极均电性连接至所述低电平输入端27，所述第五漏极分别与第二源极、电容的另一端、第一输出端28及第二下拉单元47电性连接；
[0115]所述第二下拉单元47包括第六薄膜晶体管T6及第七薄膜晶体管17，所述第六薄膜晶体管T6具有第六栅极、第六源极及第六漏极，所述第七薄膜晶体管T7第七栅极、第七源极及第七漏极，所述第六栅极、所述第七栅极均电性连接至所述第二下拉信号产生单元48电性连接，所述第六源极、所述第七源极均电性连接至低电平输入端27 ;所述第六漏极分别与第一源极、电容的一端、第二栅极、第三漏极、第四漏极、第二输出端29及第二下拉信号产生单元48电性连接，所述第七源极分别与第二源极、电容的另一端、第一输出端28及第五漏极电性连接；
[0116]所述第一下拉信号产生单元46包括第八薄膜晶体管T8、第九薄膜晶体管T9、第十薄膜晶体管T10、第十一薄膜晶体管Tll及第十二薄膜晶体管T12，所述第八薄膜晶体管T8具有第八栅极、第八源极及第八漏极，所述第九薄膜晶体管T9具有第九栅极、第九源极及第九漏极，所述第九栅极电性连接至所述低频时钟信号第一输入端25，所述第十薄膜晶体管TlO具有第十栅极、第十源极及第十漏极，所述第十一薄膜晶体管Tll具有第十一栅极、第十一源极及第十一漏极，所述第十二薄膜晶体管T12具有第十二栅极、第十二源极及第十二漏极，所述第八栅极、第八漏极、第九漏极、第十栅极均电性连接至低频时钟信号第二输入端26，所述第八源极分别与所述第九源极、第十漏极、第四栅极、第五栅极电性连接，所述第十源极分别与所述第十一漏极、第十二漏极电性连接，所述十一栅极分别与所述第一源极、电容Cbl的一端、第二栅极、第三漏极、第四漏极、第六漏极、第二输出端29电性连接，所述十一源极、第十二源极均电性连接至所述低电平输入端27所述第十二栅极与所述第n+1级信号输入端电性连接； [0117]所述第二下拉信号产生单元48包括第十四薄膜晶体管T14、第十五薄膜晶体管T15、第十六薄膜晶体管T16、第十七薄膜晶体管T17及第十八薄膜晶体管T18，所述第十四薄膜晶体管T14具有第十四栅极、第十四源极及第十四漏极，所述第十五薄膜晶体管T15具有第十五栅极、第十五源极及第十五漏极，所述第第十六薄膜晶体管T16具有第十六栅极、第十六源极及第十六漏极，所述第十七薄膜晶体管T17具有第十七栅极、第十七源极及第十七漏极，所述第十八薄膜晶体管T18具有第十八栅极、第十八源极及第十八漏极，所述第十四栅极、第十四漏极、第十五漏极、第十六栅极均电性连接至低频时钟信号第一输入端25，所述第十四源极分别与所述第十五源极、第十六漏极、第六栅极、第七栅极电性连接，所述第十五栅极电性连接至所述低频时钟信号第二输入端26，所述第十六源极分别与所述第十七漏极、第十八漏极电性连接，所述十七栅极分别与所述十一栅极、所述第一源极、电容Cbl的一端、第二栅极、第三漏极、第四漏极、第六漏极、第二输出端29电性连接，所述十七源极、第十八源极均电性连接至所述低电平输入端27电性连接，所述第十八栅极与所述第n+1级信号输入端22电性连接。
[0118]本实施例中，高频时钟信号第一输入端24的输入信号CKA的高/低电压大小分别为VH1/VU，第一和二低频时钟信号ECK和EXCK电压互补，其高/低电压的大小分别为VH2/\2,所述低电平输入端27输入的信号为低电平输入信号Vss,其电压大小为Vlj,其中Vhi ^ VH2，Vl ^ Vli ^ Vl2。
[0119]所述高频时钟信号第一输入端24的输入信号CKA为第一高频时钟信号CK1、第二高频时钟信号CK2、第三高频时钟信号CK3或第四高频时钟信号CK4任一时钟信号。具体地，以高频时钟信号第一输入端24输入的信号CKA为第一高频时钟信号CK1为例，当第一低频时钟信号ECK的电压为Vh2，第二低频时钟信号EXCK的电压大小为\2时，栅极驱动单元的工作过程如下:
[0120]如图6A及6B所示，在tl时刻，CK1电压变为Vu，Ve(n_2)的电压为VH1。第一薄膜晶体管Tl导通，信号Vtjta2)将Q(n)充电至Vh1-Vthi，其中Vthi为第一薄膜晶体管Tl的阈值电压。此时第二薄膜晶体管T2导通，VG(n)的电压下降为Vu ;同时，第十四、十六、十七薄膜晶体管T14、T16、T17管导通，将P(n)的电位下拉至低电平，第六、七薄膜晶体管T6、17被关断。由于ECK为高电平，所以第九薄膜晶体管T9导通，K(n)点的电压被第九薄膜晶体管T9下拉至Vl2 ;同时由于EXCK为低电平，第八、十薄膜晶体管T8、T10被关断，因此尽管Q(n)使第十一薄膜晶体管Tll导通，K(n)点的电压不会被第十一薄膜晶体管Tll下拉至低电平输入信号Vss的电压\，而是仍然保持在'2。此时，第四、五薄膜晶体管T4、T5被关断。
[0121]在t2时刻，Vmm)电位下降为低电平，CK1的电压由Vu上升为Vhi，并通过导通的第二薄膜晶体管T2对信号输出端充电，Ve(n)的电压上升为VH1。同时，由于Q(n)由于处于浮空状态，由于电容自举的作用，Q(n)的电压被抬高比Vh1-Vthi更高的电压，增大了第二薄膜晶体管T2的充电能力，加速了 Ve(n)的上升过程。
[0122]在t3时刻，CK1的电压由Vm下降为Vu，由于Q(n)仍然保持为高电平，因此第二薄膜晶体管T2仍然导通，信号输出端通过导通的第二薄膜晶体管T2放电，Vtjw的电压快速下降为Vu。由于电容自举效应，Q(n)的电压下降为VH1-VTH1。
[0123]在t4时刻，VG(n_3)上升为高电平，第三薄膜晶体管T3导通并将Q(n)的电压下拉至\。此时第十七薄膜晶体管T17关断。由于Q(n+1)仍然为高电平，因此第十八薄膜晶体管T18仍然导通，继续下拉P(n)的电位为低电平。
[0124]在^(11)的高电平脉冲输出之后，栅极驱动单元处于非选通状态，VG(n)的电压需要保持在 '，以防止与信号输出端相连的像素中的开关薄膜晶体管导通，导致信号写入错误。理论上，\(?)和Q(n)的电位应当保持为低电平，但是由于第二薄膜晶体管T2的源、漏极之间存在寄生电容，当时钟CK1由低电平跳变为高电平时，会在Q(n)端产生一个耦合电压AVQ(n)。AVQ(n)可能导致(^对信号输出端错误充电，使得V&)的电位无法保持在低电平。因此，必须设置专门的下拉单元，以维持\(n)的电位为低电平。
`[0125](I)薄膜晶体管T6、17正向偏置，薄膜晶体管T4、T5负向偏置；
[0126]在t5时刻，Q(n+1)下降为低电平，第十八薄膜晶体管T18关断，ECK通过第十四薄膜晶体管T14对P(n)充电，P(n)端的电压上升使得第六、七薄膜晶体管T6、I7导通，将Q(n)和VG(n)电压维持在\ ;第六、七薄膜晶体管T6、I7处于正向偏置状态(Ves>0)，正向偏置电压的大小为V+ ^ VH2-VTH4。对于第四薄膜晶体管T4和第五薄膜晶体管T5来说，由于第九薄膜晶体管T9导通，K(n)端的电压保持在\2，当时，第四薄膜晶体管T4和第五薄膜晶体管T5处于负向偏置(Vgs<0)，负向偏置电压的大小为V_='-'2。V+和V-的示意图如图6B所示。应当注意的是，虽然Kw端的电压\2小于Vss的电压八，但是由于第十薄膜晶体管TlO关断，阻止了 Vss通过第十一、十二薄膜晶体管T11、T12流向K(n)的反向充电电流，因此K(n)端的电压才可以保持在\2，从而使第四薄膜晶体管T4和第五薄膜晶体管T5处于负向偏置。
[0127](2)薄膜晶体管T6、17负向偏置，薄膜晶体管T4、T5正向偏置
[0128]类似的，当低频时钟EXCK的电压为VH2，ECK的电压大小为\2时；在t5时刻之后，K(n)为高电平，使得第四、五薄膜晶体管T4、T5处于正向偏置，将Q(z)和Ve(n)电压维持在\。第十五薄膜晶体管T15导通，同时由于第十六薄膜晶体管T16截止，阻止了 Vss通过第十七、十八薄膜晶体管T17、T18流向P(n)的反向充电电流，因此，第十五薄膜晶体管T15得以将P(n)下拉至\2，从而使得第六、七薄膜晶体管T6、T7处于负向偏置状态。[0129]在本实施例中，集成栅极驱动电路采用双下拉结构，当ECK为高电平时，第一下拉单元45处于负向偏置状态，第二下拉单元47用于下拉Vsw和Q(n)的电压。而当EXCK为高电平时，第一下拉单元45用于下拉Vsw和Q(n)的电压，第二下拉单元47处于负向偏置状态。因此，在整个工作过程中，随着低频时钟信号ECK和EXCK的高低电平的转换，每一下拉单元中的薄膜晶体管都可以处于正、负双极性电压偏置下，根据下拉单元中的薄膜晶体管电应力测试的结果(如图7及图8所示)，下拉薄膜晶体管的阈值电压漂移可以得到有效抑制，延长了集成栅极驱动电路的工作寿命。图7显示了直流电压(25V)、单极性脉冲电压(25V?0V)、双极性脉冲电压(25V?-10V)三种应力条件下的下拉单元中的薄膜晶体管的阈值电压漂移曲线，图8显示了直流电压(25V)、单极性脉冲电压(25V?0V)、双极性脉冲电压(25V?-10V)三种应力条件下拉单元中的薄膜晶体管的开态电流的退化率曲线，从测试中可以看出和传统的直流电压、单极性脉冲电压相比，在双极性脉冲电压下的下拉单元中的薄膜晶体管的阈值电压漂移得到显著抑制，开态电流的退化也减弱。
[0130]请参阅图9，其为本发明栅极驱动单元第二实施例，并结合参阅图1至图6，本实施例与第一实施例基本相同，所不同的是:本实施例中，所述第一下拉信号产生单元46中的第九薄膜晶体管T9的第九栅极分别与所述第八源极、所述第九源极、第十漏极、第四栅极、第五栅极电性连接；所述第二下拉信号产生单元48中的第十五薄膜晶体管T15的第十五栅极分别与所述第十四源极、所述第十五源极、第十六漏极、第六栅极、第七栅极电性连接。此时，第九薄膜晶体管T9和第十五薄膜晶体管T15仍然可以完成下拉K(n)和P(n)的电压作用，并且这样的连接可以减小低频时钟输入端ECK/EXCK的负载，有助于降低电路功耗。
[0131]本实施例的电路工作过程与栅极驱动单元第一实施例基本相同，因此不再赘述。
[0132]请参阅图10，其为本发明栅极驱动单元第三实施例，并结合参阅图1至图6，本实施例与第一实施例基本相同，所不同的是:本实施例的第一下拉信号产生单元46还包括一第十三薄膜晶体管T13，所述第十三薄膜晶体管T13具有第十三栅极、第十三源极及第十三漏极，所述第十三栅极分别与第一栅极、第一漏极、及所述第n-2级信号输入端21电性连接，所述第十三漏极分别与所述第十源极、所述第十一漏极、第十二漏极电性连接；所述第十三源极与低电平输入端27电性连接；所述第二下拉信号产生单元48还包括第十九薄膜晶体管T19，所述第十九薄膜晶体管T19具有第十九栅极、第十九源极及第十九漏极，所述第十九栅极分别与所述第十三栅极、第一栅极、第一漏极、及所述第n-2级信号输入端21电性连接，所述第十九漏极分别与所述第十六源极、所述第十七漏极、第十八漏极电性连接；所述第十九源极与低电平输入端27电性连接。这样的连接可以增强tl?t2阶段对K(n)或者P(n)端电压下拉的能力，使电路更适合低温工作。原因如下:
[0133]在低温环境下，电路中薄膜晶体管的阈值电压增大，迁移率降低，因此晶体管的导电能力减弱。以ECK为高电平，EXCK为低电平的情况为例，请参照图5、图6A与图10 ;在电路工作的tl?t2阶段，上升为高电平，并通过薄膜晶体管Tl对Q(n)充电，Q(n)的电压上升将薄膜晶体管T17导通，从而下拉P (n)端的电压进而使薄膜晶体管T6关断，Q(n)端的充电电荷不会经过薄膜晶体管T6泄漏，反过来又促进了 Q(n)的充电，这是一个正反馈的过程；但是，在低温环境下，薄膜晶体管Tl的导电能力的减弱，会导致Q(n)的充电速度减弱，薄膜晶体管T17对P(n)端电压下拉的能力减弱，从而导致薄膜晶体管T6不能很好的关断，薄膜晶体管T6漏电会导致Q(n)的充电失败，电路失效。然而，在本实施例中，VG(n_2)可以直接通过薄膜晶体管T19对P(n)端进行下拉，可以更好的抑制薄膜晶体管T6的漏电；类似的，当EXCK为高电平，ECK为低电平时，增加薄膜晶体管T13可以更好的抑制薄膜晶体管T4的漏电。因此本实施例的栅极驱动单元适合低温工作。
[0134]本实施例的电路工作过程与栅极驱动单元第一实施例基本相同，因此不再赘述。
[0135]请参阅图11，其为本发明栅极驱动单元第四实施例，并结合参阅图1至图5，本实施例与第一实施例相比，所述第n级栅极驱动单元还具有第n-1级信号输入端32、及第三输出端33，当所述第n级栅极驱动单元为第二级至倒数第一级栅极驱动单元中任一栅极驱动单元时，所述第n级栅极驱动单元的第n-1级信号输入端32电性连接至第n_l级栅极驱动单元的第三输出端33 ;当所述第n级栅极驱动单元为第一级栅极驱动单元时，所述第n级栅极驱动单元不具有第n-1级信号输入端32 ;当所述第n级栅极驱动单元为第一级至倒数第二级栅极驱动单元中任一栅极驱动单元时，所述第n级栅极驱动单元的第三输出端33电性连接至所述第n+1级栅极驱动单元的第n-1级信号输入端32 ;当所述第n级栅极驱动单元为倒数第一级栅极驱动单元中时，所述第n级栅极驱动单元的第三输出端33悬空；
[0136]所述下拉单元44’包括第一下拉单元45’、第二下拉单元47’及第二下拉信号产生单元48’;其中，所述第一下拉单元45’分别与驱动单元42、第n-1级信号输入端32及低电平输入端27电性连接，所述第二下拉单元47’分别与驱动单元42、第二下拉信号产生单元48’、第一下拉单元45’及低电平输入端27电性连接，所述第二下拉信号产生单元48’分别与驱动单元42、第二下拉单元47’、低频时钟信号第一输入端25、低频时钟信号第二输入端26及低电平输入端27电性连接；
[0137]所述第一下拉单元45’包括第四薄膜晶体管T4及第五薄膜晶体管T5，所述第四薄膜晶体管T4具有第四栅极、第四源极及第四漏极，所述第五薄膜晶体管T5具有第五栅极、第五源极及第五漏极，所述第四栅极、第五栅极均电性连接至所述第n-1级信号输入端32，所述第四漏极分别与第一源极、电容Cbl的一端、第二栅极、第三漏极、第二输出端29、第二下拉信号产生单元48’及第二下拉单元47’电性连接，所述第四源极、第五源极均电性连接至低电平输入端27，所述第五漏极分别与第二源极、电容Cbl的另一端、第一输出端28及第二下拉单元47’电性连接；
[0138]所述第二下拉单元46’包括第六薄膜晶体管T6及第七薄膜晶体管17，所述第六薄膜晶体管T6具有第六栅极、第六源极及第六漏极，所述第七薄膜晶体管T7具有第七栅极、第七源极及第七漏极，所述第六栅极与所述第二下拉信号产生单元48、第七栅极、第三输出端33电性连接，所述第六漏极分别与第一源极、电容Cbl的一端、第二栅极、第三漏极、第四漏极、第二输出端29及第二下拉信号产生单元48’电性连接，所述第六源极、第七源极均电性连接至低电平输入端27，所述第七漏极分别与第二源极、电容Cbl的另一端、第一输出端28及第五漏极电性连接；
[0139]所述第二下拉信号产生单元48’包括第十四薄膜晶体管T14、第十五薄膜晶体管T15、第十六薄膜晶体管T16、第十七薄膜晶体管T18及第十八薄膜晶体管T18，所述第十四薄膜晶体管T14具有第十四栅极、第十四源极及第十四漏极，所述第十五薄膜晶体管T15具有第十五栅极、第十五源极及第十五漏极，所述第第十六薄膜晶体管T16具有第十六栅极、第十六源极及第十漏极，所述第十七薄膜晶体管T17具有第十七栅极、第十七源极及第十七漏极，所述第十八薄膜晶体管T18具有第十八栅极、第十八源极及第十八漏极，所述第十四栅极、第十四漏极、第十五漏极、第十六栅极均电性连接至低频时钟信号第一输入端25，所述第十四源极分别与所述第十五源极、第十六漏极、第六栅极、第七栅极及第三输出端33电性连接，所述第十五栅极电性连接至所述低频时钟信号第二输入端26，所述第十六源极分别与所述第十七漏极、第十八漏极电性连接，所述十七栅极分别与所述第一源极、电容的一端、第二栅极、第三漏极、第四漏极、第六漏极电性连接，所述十七源极、第十八源极与低电平输入端27电性连接，所述第十八栅极与所述第n+1级信号输入端22电性连接。
[0140]本实施例中栅极驱动单元采用双下拉共享结构，即，相邻两级栅极驱动单元中共享一个下拉信号产生单元。这样，单级栅极驱动单元省略了一个第一下拉信号产生单元，单级栅极驱动单元的晶体管数目减少，电路结构得到了精简。
[0141]如图12A所示，当ECK为高电平时，t4时刻之后Ρ(η_υ端的电压为高电平，第η级栅极驱动单元的Τ4、Τ5管导通，将Q(n)和Ve(n)电压维持在\。如图12B所示，当EXCK为高电平时，t4时刻之后P(n)端的电压为高电平，第η级栅极驱动电路单元的Τ6、Τ7管导通，将Qin-D 和\(11)电压维持在八。对I!级栅极驱动电路单元来说，在整个工作过程中，Τ6/Τ7管、Τ4/Τ5管处于正、负双极性电压偏置下，其阈值电压漂移得到了有效抑制。
[0142]请参阅图13，其为本发明栅极驱动单元第五实施例，并结合参阅图1至图5及图11至图12Β，本实施例与第四实施例基本相同，所不同的是:本实施例中，所述所述第二下拉信号产生单元48’中的第十五薄膜晶体管Τ15的所述第十五栅极分别与所述第十四源极、所述第十五源极、第十六漏极、第六栅极、第七栅极及第三输出端33电性连接。这样的连接可以减小时钟ECK/EXCK的负载，有助于降低电路功耗。
[0143]本实施例的电路工作过程与栅极驱动单元第四实施例基本相同，因此不再赘述。
[0144]请参阅图14，其为本发明栅极驱动单元第六实施例，并结合参阅图1至图5及图11至图12Β，本实施例与第四实施例基本相同，所不同的是:本实施例的所述第二下拉信号产生单元48’还包括第十九薄膜晶体管Τ19，所述第十九薄膜晶体管Τ19具有第十九栅极、第十九源极及第十九漏极，所述第十九栅极分别与所述第一栅极、第一漏极、及所述第η-2级信号输入端21电性连接，所述第十九漏极分别与所述第十六源极、所述第十七漏极、第十八漏极电性连接；所述第十九漏极与低电平输入端27电性连接。这样的连接可以增强tl~t2阶段，对P(n)端电压下拉的能力，使电路更适合低温工作。原因如下:
[0145]在低温环境下，电路中薄膜晶体管的阈值电压增大，迁移率降低，因此晶体管的导电能力减弱。以ECK为高电平，EXCK为低电平的情况为例，请参照图11、图12A、图12B与图14 ;在电路工作的tl~t2阶段，Ve(n_2)上升为高电平，并通过薄膜晶体管Tl对Q(n)充电，Q(n)的电压上升将薄膜晶体管T17导通，从而下拉P (η)端的电压进而使薄膜晶体管Τ6关断，Q(n)端的充电电荷不会经过薄膜晶体管T6泄漏，反过来又促进了 Q(n)的充电，这是一个正反馈的过程；但是，在低温环境下，薄膜晶体管Tl的导电能力的减弱，会导致Q(n)的充电速度减弱，薄膜晶体管T17对P(n)端电压下拉的能力减弱，从而导致薄膜晶体管T6不能很好的关断，薄膜晶体管T6漏电会导致Q(n)的充电失败，电路失效。然而，在本实施例中，Ve(n_2)可以直接通过薄膜晶体管T19对P(n)端进行下拉，可以更好的抑制薄膜晶体管T6的漏电。因此本实施例的栅极驱动单元适合低温工作。
[0146]本实施例的电路工作过程与栅极驱动单元第四实施例基本相同，因此不再赘述。
[0147]请参阅图15至图16，其为本发明附加栅极驱动单元第一实施例，并结合参阅图4及图1至图2B，所述附加驱动单元52包括一附加电容Cb2、第二十一薄膜晶体管T21、第二十二薄膜晶体管T22、第二十三薄膜晶体管T23，所述第二十一薄膜晶体管T21具有第二十一栅极、第二十一源极及第二十一漏极，所述第二十二薄膜晶体管T22具有第二十二栅极、第二十二源极及第二十二漏极，所述第二十三薄膜晶体管T23具有第二十三栅极、第二十三源极及第二十三漏极，所述第二十一栅极、第二十一漏极、第二十二漏极均电性连接至所述第m-Ι级附加信号输入端35，所述第二十一源极分别与附加电容Cb2的一端、第二十三栅极、第二十二源极、第二附加输出端39及附加下拉单元54电性连接，所述第二十二栅极与高频时钟信号第二输入端34电性连接，所述第二十三漏极与高频时钟信号第一输入端24电性连接,所述第二十三源极与附加电容Cb2的另一端、第一附加输出端38及附加下拉单元54电性连接；
[0148]所述附加下拉单元54包括第一附加下拉单元55、第一附加下拉信号产生单元56、第二附加下拉单元57及第二附加下拉信号产生单元58 ;其中，所述第一附加下拉单元55分别与附加驱动单元52、第一附加下拉信号产生单元56、第二附加下拉单元57及低电平输入端27电性连接，第一附加下拉信号产生单元56分别与第一附加下拉单元55、低频时钟信号第一输入端25、低频时钟信号第二输入端26及低电平输入端27电性连接,所述第二附加下拉单元57分别与附加驱动单元52、第二附加下拉信号产生单元58、第一附加下拉单元55及低电平输入端27电性连接，所述第二附加下拉信号产生单元58分别与第二附加下拉单兀57、低频时钟信号第一输入端25、低频时钟信号第二输入端26及低电平输入端27电性连接；
[0149]所述第一附加下拉单元55包括第二十四薄膜晶体管T24及第二十五薄膜晶体管T25，所述第二十四薄膜晶体管T24具有第二十四栅极、第二十四源极及第二十四漏极，所述第二十五薄膜晶体管T25第二十五栅极、第二十五源极及第二十五漏极，所述第二十四栅极与所述第一附加下拉信号产生单元56及第二十五栅极电性连接，所述第二十四漏极分别与第二十一源极、第二十二源极、附加电容Cb2的一端、第二十三栅极、第二附加输出端39、第二附加下拉信号产生单元58及第二附加下拉单元56电性连接，所述第二十四源极与低电平输入端27电性连接；所述第二十五漏极与附加电容Cb2的另一端、第一附加输出端38及第二附加下拉单元57电性连接，所述第二十五源极与低电平输入端27电性连接；
[0150]所述第二附加下拉单元56包括第二十六薄膜晶体管T26及第二十七薄膜晶体管T27，所述第二十六薄膜晶体管T26具有第二十六栅极、第二十六源极及第二十六漏极，所述第二十七薄膜晶体管T27第二十七栅极、第二十七源极及第二十七漏极，所述第二十六栅极与所述第二附加下拉信号产生单元58、第二十七栅极电性连接，所述第二十六源极与低电平输入端27电性连接；所述第二十六漏极分别与第二十四源极、第二十一源极、第二十二源极、附加电容Cb2的一端、第二十三栅极、第二附加输出端39及第二附加下拉信号产生单元58电性连接，所述第二十七漏极分别与附加电容Cb2的另一端、第一附加输出端38、第二十五漏极及第二十三源极电性连接，所述第二十七源极与低电平输入端27电性连接;
[0151]所述第一附加下拉信号产生单元56包括第二十八薄膜晶体管T28、第二十九薄膜晶体管T29、第三十薄膜晶体管T30及第三十一薄膜晶体管T31，所述第二十八薄膜晶体管T28具有第二十八栅极、第二十八源极及第二十八漏极，所述第二十九薄膜晶体管T29具有第二十九栅极、第二十九源极及第二十九漏极，所述第三十薄膜晶体管T30具有第三十栅极、第三十源极及第三十漏极，所述第三十一薄膜晶体管T31具有第三十一栅极、第三十一源极及第三十一漏极，所述第二十八栅极、第二十八漏极、第二十九漏极及第三十栅极均电性连接至所述低频时钟信号第二输入端26，所述第二十八源极分别与所述第二十九源极、第三十漏极、第二十四栅极及第二十五栅极电性连接，所述第二十九栅极电性连接至所述低频时钟信号第一输入端25，所述第三十源极与所述第三十一漏极电性连接，所述第三十一栅极分别与第二十一源极、第二十二源极、附加电容Cb2的一端、第二十三栅极、第二附加输出端39、第二十六漏极及第二十四漏极电性连接，所述三十一源极与低电平输入端27电性连接；
[0152]所述第二附加下拉信号产生单元58包括第三十二薄膜晶体管T32、第三十三薄膜晶体管T33、第三十四薄膜晶体管T34及第三十五薄膜晶体管T35，所述第三十二薄膜晶体管T32具有第三十二栅极、第三十二源极及第三十二漏极，所述第三十三薄膜晶体管T33具有第三十三栅极、第三十三源极及第三十三漏极，所述第三十四薄膜晶体管T34具有第三十四栅极、第三十四源极及第三十四漏极，所述第三十五薄膜晶体管T35具有第三十五栅极、第三十五源极及第三十五漏极，所述第三十二栅极、第三十二漏极、第三十三源漏极及第三十四栅极均电性连接至所述低频时钟信号第一输入端25，所述第三十二源极分别与所述第三十三源极、第三十四漏极、第二十六栅极及第二十七栅极电性连接，所述第三十三栅极电性连接至所述低频时钟信号第二输入端26，所述第三十四源极与所述第三十五漏极电性连接，所述第三十五栅极分别与第三十一栅极、第二十一源极、第二十二源极、附加电容Cb2的一端、第二十三栅极、第二附加输出端39、第二十六漏极及第二十四漏极电性连接，所述三十五源极与低电平输入端27电性连接。
[0153]如图16所示，本实施例电路的工作过程与栅极驱动单元第一实施例类似，所不同的是:在tl时刻，晶体管T21、T22同时导通，用于对Qdmw进行充电；在t4时刻，由晶体管T22代替栅极驱动单元第一实施例的晶体管T3对Qdmw进行放电；在t4时刻之后，晶体管T22由时钟信号第二输入端CKB输入的信号控制，下拉Qdmw端的电压为'，有效抑制了电路的时钟馈通效应。本实施例不需要额外提供信号Ve(N+3)，不需要额外提供信号Q(N+1)，因此，在多级级联中，本实施例的栅极驱动单元的优势在于不需要后级单元提供反馈信号。
[0154]请参阅图17，其为本发明附加栅极驱动单元第二实施例，并结合参阅图15至图16及图1至图4，本实施例与附加驱动单元第一实施例基本相同，所不同的是:本实施例中，所述第一附加下拉单元55的第二十四薄膜晶体管的第二十四源极分别与所述第二十五漏极、附加电容Cb2的另一端、第一附加输出端38及第二附加下拉单元57电性连接；所述所述第二附加下拉单元56的第二十六薄膜晶体管的第二十六源极分别与所述第二十七漏极、附加电容Cb2的另一端、第一附加输出端38、第二十五漏极及第二十三源极电性连接。此连接有助于抑制高温下在t2?t3阶段第二十四薄膜晶体管和第二十六晶体管的漏电，使电路适合高温工作。原因如下:
[0155]在高温环境下，电路中薄膜晶体管的阈值电压减小，迁移率增大，因此晶体管的导电能力增强。以ECK为高电平，EXCK为低电平的情况为例，请参照图15、图16、与图17 ;在电路工作的t2?t3阶段，CK1通过薄膜晶体管T23对VDM(n)进行充电，VDM(n)上升为高电平，并通过电容的自举效应，将QDM(n)的电压提升，反过来又加速了 VDM(n)上升，这是一个正反馈的过程。然而，高温下晶体管T26的导电能力增强，导致QDM(n)通过晶体管T26漏电，因此破坏了上述过程，导致电路失效。然而，在本实施例中，第二十六源极连接至VDM(n)，使得在电路工作的t2?t3阶段，薄膜晶体管T26的栅-源电压为负值，因此有效的抑制了薄膜晶体管T26的漏电；类似的，当EXCK为高电平，ECK为低电平时，薄膜晶体管T24的漏电也可以得到抑制。因此本实施例的附加栅极驱动单元适合高温工作。
[0156]本实施例的电路工作过程与附加栅极驱动单元第一实施例基本相同，因此不再赘述。
[0157]请参阅图18，其为本发明附加栅极驱动单元第三实施例，并结合参阅图15至图16及图1至图4，本实施例与附加驱动单元第一实施例基本相同，所不同的是:本实施例中，所述第一附加下拉信号产生单元56的第二十九栅极分别与所述第二十八源极、所述第二十九源极、第三十漏极、第二十四栅极、第二十五栅极电性连接；所述第二附加下拉信号产生单元58的第三十三栅极分别与所述第三十二源极、第三十三源极、所述第三十四漏极、第二十六栅极、第二十七栅极电性连接。这样的连接可以减小低频时钟输入端ECK/EXCK的负载，有助于降低电路功耗。
[0158]本实施例的电路工作过程与附加栅极驱动单元第一实施例基本相同，因此不再赘述。
[0159]请参阅图19，其为本发明附加栅极驱动单元第四实施例，并结合参阅图15至图16及图18及图1至图4，本实施例与附加驱动单元第三实施例基本相同，所不同的是:本实施例中，所述第一附加下拉单元55的第二十四薄膜晶体管的第二十四源极分别与所述第二十五漏极、附加电容Cb2的另一端、第一附加输出端38及第二附加下拉单元57电性连接；所述所述第二附加下拉单元56的第二十六薄膜晶体管的第二十六源极分别与所述第二十七漏极、附加电容Cb2的另一端、第一附加输出端38、第二十五漏极及第二十三源极电性连接。此连接有助于抑制高温下在自举阶段第二十四薄膜晶体管和第二十六晶体管的漏电，使电路适合高温工作。
[0160]本实施例的电路工作过程与附加栅极驱动单元第一实施例基本相同，因此不再赘述。
[0161]请参阅图20，并结合参阅图1至图19，本发明提供一种具有集成栅极驱动电路的显示面板，所述显示板可以为液晶显示面板，也可以为OLED显示面板，其包括数据驱动电路11及显示面板主体12，所述显示面板主体12包括上述集成栅极驱动电路及显示面板像素区16，所述显示面板像素区16包括阵列排布的多个像素单元18。
[0162]综上所述，本发明的集成栅极驱动电路及具有集成栅极驱动电路的显示面板，电路采用双下拉结构，使电路中下拉单元和附加下拉单元中的薄膜晶体管可以处于双极性电压偏置的工作环境，有效抑制下拉单元和附加下拉单元中的薄膜晶体管的阈值电压漂移，延长了电路的工作寿命，使得电路可以更好的满足大、中尺寸显示面板的需求，同时，电路结构简单，功耗低，还适合低温和高温工作。
[0163]以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。
【权利要求】
1.一种集成栅极驱动电路，其特征在于，包括级联的多级栅极驱动单元以及多级附加栅极驱动单元，其中， 所述第n级栅极驱动单元具有第n-2级信号输入端(21)、第n+1级信号输入端(22)、第n+3级信号输入端(23)、高频时钟信号第一输入端(24)、低频时钟信号第一输入端(25)、低频时钟信号第二输入端(26)、低电平输入端(27)、第一输出端(28)、第二输出端(29),其中，所述第n级阵列基板行驱动单元的第一输出端(28)用于驱动显示面板的像素区；所述第m级附加栅极驱动单元具有第m-1级附加信号输入端(35)、高频时钟信号第一输入端(24)、高频时钟信号第二输入端(34)、低频时钟信号第一输入端(25)、低频时钟信号第二输入端(26)、低电平输入端(27)、第一附加输出端(38)、第二附加输出端(39)； 当所述第n级栅极驱动单元为第四级至倒数第四级栅极驱动单元中任一栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端(21)电性连接至第n_2级栅极驱动单元的第一输出端(28);所述第n级栅极驱动单元的第n+1级信号输入端(22)电性连接至第n+1级栅极驱动单元的第二输出端(29);所述第n级栅极驱动单元的第n+3级信号输入端(23)电性连接至第n+3级栅极驱动单元的第一输出端(28);所述第n级栅极驱动单元的第一输出端(28)分别电性连接至第n+2级栅极驱动单元的第n-2级信号输入端(21)以及第n-3级栅极驱动单元的第n+3级信号输入端(23);所述第n级栅极驱动单元的第二输出端(29)电性连接至第n-1级栅极驱动单元的第n+1级信号输入端(22)； 当所述第n级栅极驱动单元为第一级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端(21)用于输入一脉冲激活信号；所述第n级栅极驱动单元的第n+1级信号输入端(22)电性连接至第n+1级栅极驱动单元的第二输出端(29);所述第n级栅极驱动单元的第n+3级信号输入端(23)电性连接至第n+3级栅极驱动单元的第一输出端(28);所述第n级栅极驱动单元的第一输出端(28)电性连接至第n+2级栅极驱动单元的第n_2级信号输入端(21);所述第n级栅极驱动单元的第二输出端(29)悬空； 当所述第n级栅极驱动单元为第二级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端(21)用于输入一脉冲激活信号；所述第n级栅极驱动单元的第n+1级信号输入端(22)电性连接至第n+1级`栅极驱动单元的第二输出端(29);所述第n级栅极驱动单元的第n+3级信号输入端(23)电性连接至第n+3级栅极驱动单元的第一输出端(28);所述第n级栅极驱动单元的第一输出端(28)电性连接至第n+2级栅极驱动单元的第n_2级信号输入端(21);所述第n级栅极驱动单元的第二输出端(29)电性连接至第n-1级栅极驱动单元的第n+1级信号输入端(22)； 当所述第n级栅极驱动单元为第三级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端(21)电性连接至第n-2级栅极驱动单元的第一输出端(28);所述第n级栅极驱动单元的第n+1级信号输入端(22)电性连接至第n+1级栅极驱动单元的第二输出端(29);所述第n级栅极驱动单元的第n+3级信号输入端(23)电性连接至第n+3级栅极驱动单元的第一输出端(28);所述第n级栅极驱动单元的第一输出端(28)电性连接至第n+2级栅极驱动单元的第n-2级信号输入端(21);所述第n级栅极驱动单元的的第二输出端(29)电性连接至第n-1级栅极驱动单元的第n+1级信号输入端(22)； 当所述第n级栅极驱动单元为倒数第三级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端(21)电性连接至第n-2级栅极驱动单元的第一输出端(28);所述第n级栅极驱动单元的第n+1级信号输入端(22)电性连接至第n+1级栅极驱动单元的第二输出端(29);所述第n级栅极驱动单元的第n+3级信号输入端(23)电性连接至第一级附加栅极驱动单元的第一附加输出端(38);所述第n级栅极驱动单元的第一输出端(28)分别电性连接至第n+2级栅极驱动单元的第n-2级信号输入端(21)以及第n_3级栅极驱动单元的第n+3级信号输入端(23);所述第n级栅极驱动单元的第二输出端(29)电性连接至第n_l级栅极驱动单元的第n+1级信号输入端(22)； 当所述第n级栅极驱动单元为倒数第二级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端(21)电性连接至第n-2级栅极驱动单元的第一输出端(28);所述第n级栅极驱动单元的第n+1级信号输入端(22)电性连接至第n+1级栅极驱动单元的第二输出端(29);所述第n级栅极驱动单元的第n+3级信号输入端(23)电性连接至第二级附加栅极驱动单元的第一附加输出端(38);所述第n级栅极驱动单元的第一输出端(28)电性连接至第n-3级栅极驱动单元的第n+3级信号输入端(23);所述第n级栅极驱动单元的第二输出端(29)电性连接至第n-1级栅极驱动单元的第n+1级信号输入端(22)； 当所述第n级栅极驱动单元为倒数第一级栅极驱动单元时，所述第n级栅极驱动单元的第n-2级信号输入端(21)电性连接至第n-2级栅极驱动单元的第一输出端(28);所述第n级栅极驱动单元的第n+1级信号输入端(22)电性连接至第一级附加栅极驱动单元的第二附加输出端(39);所述第n级栅极驱动单元的第n+3级信号输入端(23)电性连接至第三级附加栅极驱动单元的第一附加输出端(38);所述第n级栅极驱动单元的第一输出端(28)分别与第n-3级栅极驱动单元的第n+3级信号输入端(23)及第一级附加栅极驱动单元的第m-1级附加信号输入端(35)电性连接；所述第n级栅极驱动单元的第二输出端(29)电性连接至第n-1级栅极驱动单元的第n+1级信号输入端(22)； 当所述第m级附加栅极驱动单元为第四级至倒数第一级附加栅极驱动单元中任一附加栅极驱动单元时，所述第m级 附加栅极驱动单元的第m-1级附加信号输入端(35)电性连接至第m-1级附加栅极驱动单元的第一附加输出端(38)，所述第m级附加栅极驱动单元的第一附加输出端(38)电性连接至所述第m+1级附加栅极驱动单元的第m-1级附加信号输入端(35)，所述第二附加输出端(39)悬空； 当所述第m级附加栅极驱动单元为第一级附加栅极驱动单元时，所述第m级附加栅极驱动单元的第m-1级附加信号输入端(35)电性连接至所述倒数第一级栅极驱动单元的第一输出端(28)，所述第m级附加栅极驱动单元的第一附加输出端(38)分别与所述第m+1级附加栅极驱动单元的第m-1级附加信号输入端(35)及倒数第三级栅极驱动单元的第n+3级信号输入端(23)电性连接，所述第二附加输出端(39)电性连接至所述倒数第一级栅极驱动单元的第n+1级信号输入端(22)； 当所述第m级附加栅极驱动单元为第二级附加栅极驱动单元时，所述第m级附加栅极驱动单元的第m-1级附加信号输入端(35)电性连接至第m-1级附加栅极驱动单元的第一附加输出端(38)，所述第m级附加栅极驱动单元的第一附加输出端(38)分别与所述第m+1级附加栅极驱动单元的第m-1级附加信号输入端(35)及倒数第二级栅极驱动单元的第n+3级信号输入端(23)电性连接，所述第二附加输出端(39)悬空； 当所述第m级附加栅极驱动单元为第三级附加栅极驱动单元时，所述第m级附加栅极驱动单元的第m-1级附加信号输入端(35)电性连接至第m-1级附加栅极驱动单元的第一附加输出端(38)，所述第m级附加栅极驱动单元的第一附加输出端(38)分别与所述第m+1级附加栅极驱动单元的第m-1级附加信号输入端(35)及倒数第一级栅极驱动单元的第n+3级信号输入端(23)电性连接，所述第二附加输出端(39)悬空； 所述集成栅极驱动电路的第n级栅极驱动单元还包括: 驱动单元(42)，分别与第n-2级信号输入端(21)、高频时钟信号第一输入端(24)、第n+3级信号输入端(23)、第一输出端(28)及第二输出端(29)电性连接； 下拉单元(44)，分别与第n+1级信号输入端(22)、低频时钟信号第一输入端(25)、低频时钟信号第二输入端(26)、低电平输入端(27)及驱动单元(42)电性连接； 所述集成栅极驱动电路的第m级附加栅极驱动单元还包括: 附加驱动单元(52)，分别与第m-1级附加信号输入端(35)、高频时钟信号第一输入端(24)、高频时钟信号第二输入端(34)、第一附加输出端(38)及第二附加输出端(39)电性连接; 附加下拉单元(54)，分别与低频时钟信号第一输入端(25)、低频时钟信号第二输入端(26 )、低电平输入端(27 )及附加驱动单元(52 )电性连接。
2.如权利要求1所述的集成栅极驱动电路，其特征在于，所述低电平输入端(27)的输入信号为低电平信号；所述高频时钟信号第一输入端(24)与高频时钟信号第二输入端(34)的输入信号为第一高频时钟信号、第二高频时钟信号、第三高频时钟信号或第四高频时钟信号，所述第一高频时钟信号与第三高频时钟信号相位相反，所述第二高频时钟信号与第四高频时钟信号相位相`反，且，所述第一高频时钟信号、第三高频时钟信号与第二高频时钟信号、第四高频时钟信号波形相同但初始相位不同； 当所述集成栅极驱动电路的第n级栅极驱动单元的高频时钟信号第一输入端(24)的输入信号为第一高频时钟信号时，所述第n+1级、n+2级、n+3级栅极驱动单元的高频时钟信号第一输入端(24)的输入信号分别为第二、三、四高频时钟信号； 当所述集成栅极驱动电路的第m级附加栅极驱动单元的高频时钟信号第一输入端(24)与高频时钟信号第二输入端(34)的输入信号分别为第k与第k-1时钟信号时，所述集成栅极驱动电路的第m+1级附加栅极驱动单元的高频时钟信号第一输入端(24)与高频时钟信号第二输入端(34)的输入信号分别为第k+1与第k时钟信号，所述k值为I至4，当k为I时k-1值为4,当k为4时k+1值为I ; 所述低频时钟信号第一输入端(25)与低频时钟信号第二输入端(26)的输入信号为第一低频时钟信号或第二低频时钟信号，所述第一低频时钟信号与第二低频时钟信号电压互补； 当所述集成栅极驱动电路的第n级栅极驱动单元的低频时钟信号第一输入端(25)与低频时钟信号第二输入端(26)的输入信号分别为第一低频时钟信号及第二低频时钟信号时，所述第n+1级栅极驱动单元的低频时钟信号第一输入端(25)与低频时钟信号第二输入端(26)的输入信号分别为第二低频时钟信号及第一低频时钟信号； 当所述集成栅极驱动电路的第m级附加栅极驱动单元的低频时钟信号第一输入端(25)与低频时钟信号第二输入端(26)的输入信号分别为第一低频时钟信号及第二低频时钟信号时，所述第m+1级附加栅极驱动单元的低频时钟信号第一输入端(25)与低频时钟信号第二输入端(26)的输入信号分别为第二低频时钟信号及第一低频时钟信号。
3.如权利要求1所述的集成栅极驱动电路，其特征在于，所述驱动单元(42)包括一电容(CblX第一薄膜晶体管(Tl)、第二薄膜晶体管(T2)及第三薄膜晶体管(T3)，所述第一薄膜晶体管(Tl)具有第一栅极、第一源极及第一漏极，所述第二薄膜晶体管(T2)具有第二栅极、第二源极及第二漏极，所述第三薄膜晶体管(T3)具有第三栅极、第三源极及第三漏极，所述第一栅极、第一漏极均电性连接至所述第n-2级信号输入端，所述第一源极分别与电容(Cbl)的一端、第二栅极、第三漏极、第二输出端(29)及下拉单元(44)电性连接，所述第二漏极与高频时钟信号第一输入端(24)电性连接，所述第二源极与电容(Cbl)的另一端、第一输出端(28)及下拉单元(44)电性连接，所述第三栅极与所述第n+3级信号输入端(23)电性连接，所述第三源极与低电平输入端(27)电性连接； 所述附加驱动单元(52)包括一附加电容(Cb2)、第二十一薄膜晶体管(T21)、第二十二薄膜晶体管(T22)、第二十三薄膜晶体管(T23)，所述第二十一薄膜晶体管(T21)具有第二十一栅极、第二十一源极及第二十一漏极，所述第二十二薄膜晶体管(T22)具有第二十二栅极、第二十二源极及第二十二漏极，所述第二十三薄膜晶体管(T23)具有第二十三栅极、第二十三源极及第二十三漏极，所述第二十一栅极、第二十一漏极、第二十二漏极均电性连接至所述第m-1级附加信号输入端(35)，所述第二十一源极分别与附加电容(Cb2)的一端、第二十三栅极、第二十二源极、第二附加输出端(39)及附加下拉单元(54)电性连接，所述第二十二栅极与高频时钟信号第二输入端(34)电性连接，所述第二十三漏极与高频时钟信号第一输入端(24)电性连接,所述第二十三源极与附加电容(Cb2)的另一端、第一附加输出端(38)及附加下拉单元(54)电性连接。
4.如权利要求3所述的集成栅极驱动电路，其特征在于，所述下拉单元(44)包括第一下拉单元(45)、第一下拉信号产生单元(46)、第二下拉单元(47)及第二下拉信号产生单元(48);其中，所述第一下拉单元(45)分别与驱动单元(42)、第一下拉信号产生单元(46)、第二下拉单元(47)及低电平输入端(27)电性连接，第一下拉信号产生单元(46)分别与第一下拉单兀(45)、低频时钟信号第一输入端(25)、低频时钟信号第二输入端(26)及低电平输入端(27)电性连接，所述第二下拉单元(47)分别与驱动单元(42)、第二下拉信号产生单元(48)、第一下拉单元(45)及低电平输`入端(27)电性连接，所述第二下拉信号产生单元(48)分别与第二下拉单元(47)、低频时钟信号第一输入端(25)、低频时钟信号第二输入端(26)及低电平输入端(27)电性连接； 所述第一下拉单元(45)包括第四薄膜晶体管(T4)及第五薄膜晶体管(T5)，所述第四薄膜晶体管(T4)具有第四栅极、第四源极及第四漏极，所述第五薄膜晶体管(T5)第五栅极、第五源极及第五漏极，所述第四栅极、第五栅极均电性连接至所述第一下拉信号产生单元(46)电性连接，所述第四漏极分别与第一源极、电容(Cbl)的一端、第二栅极、第三漏极、第二输出端(29)、第二下拉信号产生单元(48)及第二下拉单元(47)电性连接，所述第四源极、第五源极均电性连接至所述低电平输入端(27)，所述第五漏极分别与第二源极、电容的另一端、第一输出端(28)及第二下拉单元(47)电性连接； 所述第二下拉单元(47)包括第六薄膜晶体管(T6)及第七薄膜晶体管(T7)，所述第六薄膜晶体管(T6)具有第六栅极、第六源极及第六漏极，所述第七薄膜晶体管(T7)第七栅极、第七源极及第七漏极，所述第六栅极、所述第七栅极均电性连接至所述第二下拉信号产生单元(48)电性连接，所述第六源极、所述第七源极均电性连接至低电平输入端(27);所述第六漏极分别与第一源极、电容的一端、第二栅极、第三漏极、第四漏极、第二输出端(29)及第二下拉信号产生单元(48)电性连接，所述第七源极分别与第二源极、电容的另一端、第一输出端(28)及第五漏极电性连接； 所述第一下拉信号产生单元(46)包括第八薄膜晶体管(T8)、第九薄膜晶体管(T9)、第十薄膜晶体管(T10)、第十一薄膜晶体管(Tll)及第十二薄膜晶体管(T12)，所述第八薄膜晶体管(T8)具有第八栅极、第八源极及第八漏极，所述第九薄膜晶体管(T9)具有第九栅极、第九源极及第九漏极，所述第十薄膜晶体管(TlO)具有第十栅极、第十源极及第十漏极，所述第十一薄膜晶体管(Tll)具有第十一栅极、第十一源极及第十一漏极，所述第十二薄膜晶体管(T12)具有第十二栅极、第十二源极及第十二漏极，所述第八栅极、第八漏极、第九漏极、第十栅极均电性连接至低频时钟信号第二输入端(26)，所述第八源极分别与所述第九源极、第十漏极、第四栅极、第五栅极电性连接，所述第十源极分别与所述第十一漏极、第十二漏极电性连接，所述十一栅极分别与所述第一源极、电容(Cbl)的一端、第二栅极、第三漏极、第四漏极、第六漏极、第二输出端(29)电性连接，所述十一源极、第十二源极均电性连接至所述低电平输入端(27)所述第十二栅极与所述第n+1级信号输入端电性连接； 所述第二下拉信号产生单元(48)包括第十四薄膜晶体管(T14)、第十五薄膜晶体管(T15 )、第十六薄膜晶体管(T16 )、第十七薄膜晶体管(T17 )及第十八薄膜晶体管(T18 )，所述第十四薄膜晶体管(T14)具有第十四栅极、第十四源极及第十四漏极，所述第十五薄膜晶体管(T15)具有第十五栅极、第十五源极及第十五漏极，所述第第十六薄膜晶体管(T16)具有第十六栅极、第十六源极及第十六漏极，所述第十七薄膜晶体管(T17)具有第十七栅极、第十七源极及第十七漏极，所述第十八薄膜晶体管(T18)具有第十八栅极、第十八源极及第十八漏极，所述第十四栅极、第十四漏极、第十五漏极、第十六栅极均电性连接至低频时钟信号第一输入端(25)，所述第十四源极分别与所述第十五源极、第十六漏极、第六栅极、第七栅极电性连接，所述第十六源极分别与所述第十七漏极、第十八漏极电性连接，所述十七栅极分别与所述十一栅极、所述第一源极、电容(Cbl)的一端、第二栅极、第三漏极、第四漏极、第六漏极、第二输出端(29)电性连接，所述十七源极、第十八源极均电性连接至所述低电平输入端(27)电性连接，所述第十八栅极与所述第n+1级信号输入端(22)电性连接。
5.如权利要求4所述的集成栅极驱动电路，其特征在于，所述第九栅极电性连接至所述低频时钟信号第一输入端(25);所述第十五栅极电性连接至所述低频时钟信号第二输入端(26)。
6.如权利要求4所述的集成栅极驱动电路，其特征在于，所述第九栅极分别与所述第八源极、所述第九源极、第十漏极、第四栅极、第五栅极电性连接；所述第十五栅极分别与所述第十四源极、第十五源极、第十六漏极、第六栅极、第七栅极电性连接。
7.如权利要求5所述的集成栅极驱动电路，其特征在于，所述第一下拉信号产生单元(46)还包括第十三薄膜晶体管，所述第十三薄膜晶体管(T13)具有第十三栅极、第十三源极及第十三漏极，所述第十三栅极分别与第一栅极、第一漏极、及所述第n-2级信号输入端(21)电性连接，所述第十三漏极分别与所述第十源极、第十一漏极、第十二漏极电性连接；所述第十三源极与低电平输入端(27)电性连接； 所述第二下拉信号产生单元(48)还包括第十九薄膜晶体管(T19)，所述第十九薄膜晶体管(T19)具有第十九栅极、第十九源极及第十九漏极，所述第十九栅极分别与所述第十三栅极、第一栅极、第一漏极、及所述第n-2级信号输入端(21)电性连接，所述第十九漏极分别与所述第十六源极、所述第十七漏极、第十八漏极电性连接；所述第十九源极与低电平输入端(27)电性连接。
8.如权利要求3所述的集成栅极驱动电路，其特征在于，所述第n级栅极驱动单元还具有第n-1级信号输入端(32)、及第三输出端(33)，当所述第n级栅极驱动单元为第二级至倒数第一级栅极驱动单元中任一栅极驱动单元时，所述第n级栅极驱动单元的第n-1级信号输入端(32)电性连接至第n-1级栅极驱动单元的第三输出端(33);当所述第n级栅极驱动单元为第一级栅极驱动单元时，所述第n级栅极驱动单元不具有第n-1级信号输入端(32);当所述第n级栅极驱动单元为第一级至倒数第二级栅极驱动单元中任一栅极驱动单元时，所述第n级栅极驱动单元的第三输出端(33)电性连接至所述第n+1级栅极驱动单元的第n-1级信号输入端(32);当所述第n级栅极驱动单元为倒数第一级栅极驱动单元中时，所述第n级栅极驱动单元的第三输出端(33)悬空； 所述下拉单元(44’)包括第一下拉单元(45’)、第二下拉单元(47’)及第二下拉信号产生单元(48’)；其中，所述第一下拉单元(45’)分别与驱动单元(42)、第n-1级信号输入端(32)及低电平输入端(27)电性连接，所述第二下拉单元(47’)分别与驱动单元(42)、第二下拉信号产生单元(48’)、第一下拉单元(45’)及低电平输入端(27)电性连接，所述第二下拉信号产生单元(48’)分别与驱动单元(42)、第二下拉单元(47’)、低频时钟信号第一输入端(25)、低频时钟信号第二输入端(26)及低电平输入端(27)电性连接； 所述第一下拉单元(45’)包括第四薄膜晶体管(T4)及第五薄膜晶体管(T5)，所述第四薄膜晶体管(T4)具有第四栅极、第四源极及第四漏极，所述第五薄膜晶体管(T5)具有第五栅极、第五源极及第五漏极，所述第四栅极、第五栅极均电性连接至所述第n-1级信号输入端(32)，所述第四漏极分别与第一源极、电容(Cbl)的一端、第二栅极、第三漏极、第二输出端(29)、第二下拉信号`产生单元(48’)及第二下拉单元(47’)电性连接，所述第四源极、第五源极均电性连接至低电平输入端(27)，所述第五漏极分别与第二源极、电容(Cbl)的另一端、第一输出端(28)及第二下拉单元(47’)电性连接； 所述第二下拉单元(46’)包括第六薄膜晶体管(T6)及第七薄膜晶体管(T7)，所述第六薄膜晶体管(T6)具有第六栅极、第六源极及第六漏极，所述第七薄膜晶体管(T7)具有第七栅极、第七源极及第七漏极，所述第六栅极与所述第二下拉信号产生单元(48)、第七栅极、第三输出端(33)电性连接，所述第六漏极分别与第一源极、电容(Cbl)的一端、第二栅极、第三漏极、第四漏极、第二输出端(29)及第二下拉信号产生单元(48’)电性连接，所述第六源极、第七源极均电性连接至低电平输入端(27)，所述第七漏极分别与第二源极、电容(Cbl)的另一端、第一输出端(28)及第五漏极电性连接； 所述第二下拉信号产生单元(48’)包括第十四薄膜晶体管(T14)、第十五薄膜晶体管(T15)、第十六薄膜晶体管(T16)、第十七薄膜晶体管(T18)及第十八薄膜晶体管(T18)，所述第十四薄膜晶体管(T14)具有第十四栅极、第十四漏极及第十四源极，所述第十五薄膜晶体管(T15)具有第十五栅极、第十五漏极及第十五源极，所述第第十六薄膜晶体管(T16)具有第十六栅极、第十六源极及第十漏极，所述第十七薄膜晶体管(T17)具有第十七栅极、第十七源极及第十七漏极，所述第十八薄膜晶体管(T18)具有第十八栅极、第十八源极及第十八漏极，所述第十四栅极、第十四漏极、第十五漏极、第十六栅极均电性连接至低频时钟信号第一输入端(25)，所述第十四源极分别与所述第十五源极、第十六漏极、第六栅极、第七栅极及第三输出端(33)电性连接，所述第十六源极分别与所述第十七漏极、第十八漏极电性连接，所述十七栅极分别与所述第一源极、电容的一端、第二栅极、第三漏极、第四漏极、第六漏极电性连接，所述十七源极、第十八源极与低电平输入端(27)电性连接，所述第十八栅极与所述第n+1级信号输入端(22)电性连接。
9.如权利要求8所述的集成栅极驱动电路，其特征在于，所述第十五栅极电性连接至所述低频时钟信号第二输入端(26 )。
10.如权利要求8所述的集成栅极驱动电路，其特征在于，所述第十五栅极分别与所述第十四源极、第十五源极、第十六漏极、第六栅极、第七栅极及第三输出端(33)电性连接。
11.如权利要求9所述的集成栅极驱动电路，其特征在于，所述第二下拉信号产生单元(48)还包括第十九薄膜晶体管(T19)，所述第十九薄膜晶体管(T19)具有第十九栅极、第十九源极及第十九漏极，所述第十九栅极分别与所述第一栅极、第一漏极、及所述第n-2级信号输入端(21)电性连接，所述第十九漏极分别与所述第十六源极、所述第十七漏极、第十八漏极电性连接；所述第十九漏极与低电平输入端(27)电性连接。
12.如权利要求3所述的集成栅极驱动电路，其特征在于，所述附加下拉单元(54)包括第一附加下拉单元(55)、第一附加下拉信号产生单元(56)、第二附加下拉单元(57)及第二附加下拉信号产生单元(58);其中，所述第一附加下拉单元(55)分别与附加驱动单元(52)、第一附加下拉信号产生单元(56)、第二附加下拉单元(57)及低电平输入端(27)电性连接，第一附加下拉信号产生单元(56)分别与第一附加下拉单元(55)、低频时钟信号第一输入端(25)、低频时钟信号第二输入端(26)及低电平输入端(27)电性连接，所述第二附加下拉单元(57)分别与附加驱动单元(52)、第二附加下拉信号产生单元(58)、第一附加下拉单元(55 )及低电平输入端(27 )电性连接，所述第二附加下拉信号产生单元(58 )分别与第二附加下拉单元(57)、低频时钟信号第一输入端(25)、低频时钟信号第二输入端(26)及低电平输入端(27)电性连接。
13.如权利要求12所述的集成栅极驱动电路，其特征在于，所述第一附加下拉单元(55)包括第二十四薄膜晶体管(T24)及第二十五薄膜晶体管(T25)，所述第二十四薄膜晶体管(T24)具有第二十四栅极、第二十四源极及第二十四漏极，所述第二十五薄膜晶体管(T25)第二十五栅极、第二十五源极及第二十五漏极，所述第二十四栅极与所述第一附加下拉信号产生单元(56)及第二十五栅极电性连接，所述第二十四漏极分别与第二十一源极、第二十二源极、附加电容(Cb2)的一端、第二十三栅极、第二附加输出端(39)、第二附加下拉信号产生单元(58)及第二附加下拉单元(57)电性连接，所述第二十五漏极与附加电容(Cb2)的另一端、第一附加输出端(38)及第二附加下拉单元(57)电性连接，所述第二十五源极与低电平输入端(27)电性连接； 所述第二附加下拉单元(57)包括第二十六薄膜晶体管(T26)及第二十七薄膜晶体管(T27)，所述第二十六薄膜晶体管(T26)具有第二十六栅极、第二十六源极及第二十六漏极，所述第二十七薄膜晶体管(T27)第二十七栅极、第二十七源极及第二十七漏极，所述第二十六栅极与所述第二附加下拉信号产生单元(58)、第二十七栅极电性连接，所述第二十六漏极分别与第二十四源极、第二十一源极、第二十二源极、附加电容(Cb2)的一端、第二十三栅极、第二附加输出端(39)及第二附加下拉信号产生单元(58)电性连接，所述第二十七漏极分别与附加电容(Cb2)的另一端、第一附加输出端(38)、第二十五漏极及第二十三源极电性连接，所述第二十七源极与低电平输入端(27 )电性连接。
14.如权利要求13所述的集成栅极驱动电路，其特征在于，所述第二十四源极与低电平输入端(27)电性连接；所述第二十六源极与低电平输入端(27)电性连接。
15.如权利要求13所述的集成栅极驱动电路，其特征在于，所述第二十四源极分别与所述第二十五漏极、附加电容(Cb2)的另一端、第一附加输出端(38)及第二附加下拉单元(57)电性连接；所述第二十六源极分别与所述第二十七漏极、附加电容(Cb2)的另一端、第一附加输出端(38)、第二十五漏极及第二十三源极电性连接。
16.如权利要求13所述的集成栅极驱动电路，其特征在于，所述第一附加下拉信号产生单元(56)包括第二十八薄膜晶体管(T28)、第二十九薄膜晶体管(T29)、第三十薄膜晶体管(T30)及第三十一薄膜晶体管(T31)，所述第二十八薄膜晶体管(T28)具有第二十八栅极、第二十八源极及第二十八漏极，所述第二十九薄膜晶体管(T29)具有第二十九栅极、第二十九源极及第二十九漏极，所述第三十薄膜晶体管(T30)具有第三十栅极、第三十源极及第三十漏极，所述第三十一薄膜晶体管(T31)具有第三十一栅极、第三十一源极及第三十一漏极，所述第二十八栅极、第二十八漏极、第二十九漏极及第三十栅极均电性连接至所述低频时钟信号第二输入端(26)，所述第二十八源极分别与所述第二十九源极、第三十漏极、第二十四栅极及第二十五栅极电性连接，所述第三十源极与所述第三十一漏极电性连接，所述第三十一栅极分别与第二十一源极、第二十二源极、附加电容(Cb2)的一端、第二十三栅极、第二附加输出端(39)、第二十六漏极及第二十四漏极电性连接，所述三十一源极与低电平输入端(27)电性连接； 所述第二附加下拉信号 产生单元(58)包括第三十二薄膜晶体管(T32)、第三十三薄膜晶体管(T33)、第三十四薄膜晶体管(T34)及第三十五薄膜晶体管(T35)，所述第三十二薄膜晶体管(T32)具有第三十二栅极、第三十二源极及第三十二漏极，所述第三十三薄膜晶体管(T33)具有第三十三栅极、第三十三源极及第三十三漏极，所述第三十四薄膜晶体管(T34)具有第三十四栅极、第三十四源极及第三十四漏极，所述第三十五薄膜晶体管(T35)具有第三十五栅极、第三十五源极及第三十五漏极，所述第三十二栅极、第三十二漏极、第三十三源漏极及第三十四栅极均电性连接至所述低频时钟信号第一输入端(25)，所述第三十二源极分别与所述第三十三源极、第三十四漏极、第二十六栅极及第二十七栅极电性连接，所述第三十四源极与所述第三十五漏极电性连接，所述第三十五栅极分别与第三十一栅极、第二十一源极、第二十二源极、附加电容(Cb2)的一端、第二十三栅极、第二附加输出端(39)、第二十六漏极及第二十四漏极电性连接，所述三十五源极与低电平输入端(27)电性连接。
17.如权利要求16所述的集成栅极驱动电路，其特征在于，所述第二十九栅极电性连接至所述低频时钟信号第一输入端(25);所述第三十三栅极电性连接至所述低频时钟信号第二输入端(26)。
18.如权利要求16所述的集成栅极驱动电路，其特征在于，所述第二十九栅极分别与所述第二十八源极、所述第二十九源极、第三十漏极、第二十四栅极、第二十五栅极电性连接；所述第三十三栅极分别与所述第三十二源极、第三十三源极、所述第三十四漏极、第二十六栅极、第二十七栅极电性连接。
19.一种具有集成栅极驱动电路的显示面板，其特征在于，包括数据驱动电路(11)及显示面板主体(12)，所述显示面板主体(12)包括如权利要求1所述的集成栅极驱动电路及显示面板像素区(16)，所述显示面`板像素区(16)包括阵列排布的多个像素单元(18)。
【文档编号】G09G3/20GK103778896SQ201410026204
【公开日】2014年5月7日 申请日期:2014年1月20日 优先权日:2014年1月20日
【发明者】张盛东, 胡治晋, 廖聪维, 曾丽媚, 李长晔 申请人:深圳市华星光电技术有限公司