移位寄存器单元、栅极驱动电路及其驱动方法、显示装置制造方法
【专利摘要】本发明公开了一种移位寄存器单元、栅极驱动电路及其驱动方法、显示装置，移位寄存器单元包括输入模块、上拉模块、第一控制模块、第二控制模块、第一复位模块和下拉模块。通过控制移位寄存器单元的下拉控制节点的电位，避免下拉薄膜晶体管的栅极阈值电压产生较大的偏移，有效保证移位寄存器单元的可靠性。
【专利说明】移位寄存器单元、栅极驱动电路及其驱动方法、显示装置
【技术领域】
[0001]本发明涉及显示【技术领域】，尤其涉及一种移位寄存器单元、栅极驱动电路及其驱动方法、显示装置。
【背景技术】
[0002]惯常技术中，在移位寄存器单元的输出端输出的信号为低电平期间，输出端输出的信号很容易受到输入的时钟信号的干扰而产生噪声。为了抑制噪声，移位寄存器单元通常包括用于将输出端输出的信号拉低的下拉薄膜晶体管。与下拉薄膜晶体管的栅极连接的下拉控制节点控制下拉薄膜晶体管导通，从而能够拉低信号输出端的栅极驱动信号的电平。
[0003]现有技术中的移位寄存器单元至少存在以下问题:通常与下拉薄膜晶体管的栅极连接的下拉控制节点大部分时间保持高电平，这样大部分时间下拉薄膜晶体管保持导通，从而使得下拉薄膜晶体管的阈值电压产生较大偏移。如果下拉薄膜晶体管的阈值电压不断升高，会导致下拉薄膜晶体管无法导通，从而无法起到抑制噪声的作用，影响整个移位寄存器的性能。
【发明内容】
[0004]本发明实施例目的在于针对现有技术存在的问题，提供一种移位寄存器单元、栅极驱动电路及显示装置，能够控制移位寄存器单元下拉控制节点的电位，避免下拉薄膜晶体管栅极阈值电压产生较大的偏移，保证移位寄存器的可靠性。
[0005]为了实现上述目的，本发明提供一种移位寄存器单元，包括:输入模块、上拉模块、第一控制模块、第二控制模块、第一复位模块和下拉模块；
[0006]所述输入模块，用于根据第一信号端输入的信号控制上拉控制节点的电位；
[0007]所述上拉模块，用于根据第一时钟信号端输入的信号和所述上拉控制节点电位控制输出端输出第三电平信号；
[0008]所述第一控制模块，用于根据第三时钟信号端输入的信号和上拉控制节点电位控制下拉控制节点的电位；
[0009]所述第二控制模块，用于根据所述第一时钟信号端输入的信号控制所述下拉控制节点的电位；
[0010]所述第一复位模块，用于根据所述下拉控制节点的电位复位所述上拉控制节点的电位；
[0011]所述下拉模块，用于根据第二信号端输入的信号控制所述输出端输出第一电平信号。
[0012]所述第一时钟信号端输入的信号与所述第三时钟信号端输入的信号之间具有半个时钟信号周期的时延。
[0013]移位寄存器单元还包括第二复位模块，用于根据第二输入端输入的信号复位所述上拉控制节点的电位。
[0014]所述第一控制模块还用于根据所述第一信号端输入的信号控制所述下拉控制节点的电位。
[0015]所述输入模块包括:第一薄膜晶体管；
[0016]所述第一薄膜晶体管的第一极与第二极连接所述第一信号端，所述第一薄膜晶体管的第三极连接所述上拉控制节点。
[0017]所述上拉模块包括:第三薄膜晶体管和第一电容；
[0018]所述第三薄膜晶体管的第一极连接所述第一时钟信号端，所述第三薄膜晶体管的第二极连接所述上拉控制节点，所述第三薄膜晶体管的第三极连接所述输出端；
[0019]所述第一电容的第一端连接所述上拉控制节点，所述第一电容的第二端连接所述输出端。
[0020]所述第一控制模块包括:第五薄膜晶体管和第六薄膜晶体管；
[0021]所述第五薄膜晶体管的第一极和第二级连接所述第三时钟信号端，所述第五薄膜晶体管的第三极连接所述下拉控制节点；
[0022]所述第六薄膜晶体管的第一极连接所述下拉控制节点，所述第六薄膜晶体管的第二极连接所述上拉控制节点，所述第六薄膜晶体管的第三极连接第一电压端。
[0023]所述第二控制模块包括:第九薄膜晶体管；
[0024]所述第九薄膜晶体管的第一极连接所述下拉控制节点，所述第九薄膜晶体管的第二极连接所述第一时钟信号端，所述第九薄膜晶体管的第三极连接所述第一电压端。
[0025]所述第一控制模块还包括:第七薄膜晶体管；
[0026]所述第七薄膜晶体管的第一极连接所述下拉控制节点，所述第七薄膜晶体管的第二极连接所述第一信号端，所述第七薄膜晶体管的第三极连接所述第一电压端。
[0027]所述第一复位模块包括:第八薄膜晶体管；
[0028]所述第八薄膜晶体管的第一极连接所述上拉控制节点，所述第八薄膜晶体管的第二极连接所述下拉控制节点，所述第八薄膜晶体管的第三极连接所述第一电压端。
[0029]所述第二复位模块包括:第二薄膜晶体管；
[0030]所述第二薄膜晶体管的第一极连接所述上拉控制节点，所述第二薄膜晶体管的第二极连接所述第二信号端，所述第二薄膜晶体管的第三极连接所述第一电压端；
[0031]所述下拉模块包括:第四薄膜晶体管；
[0032]所述第四薄膜晶体管的第一极连接所述输出端，所述第四薄膜晶体管的第二极连接所述第二信号端，所述第四薄膜晶体管的第三极连接所述第一电压端。
[0033]本发明还提供一种栅极驱动电路，包括多级上述的移位寄存器单元；
[0034]其中，奇数项移位寄存器单元的第一时钟信号端和第三时钟信号端分别接入第一时钟信号和第三时钟信号，偶数项移位寄存器单元的第一时钟信号端和第三时钟信号端分别连接第二时钟信号和第四时钟信号；
[0035]所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号为顺序输出的移位信号；所述第一时钟信号与所述第三时钟信号之间，所述第二时钟信号与所述第四时钟信号之间具有半个时钟周期的时延。
[0036]本发明还提供一种栅极驱动电路的驱动方法，其中，[0037]第一阶段，第三时钟信号端输入的信号和所述上拉控制节点电位控制所述下拉控制节点的电位；
[0038]第二阶段，所述第一时钟信号端输入的信号控制所述下拉控制节点的电位。
[0039]本发明还提供一种显示装置，包括如上所述的栅极驱动电路。
[0040]本发明提供了一种移位寄存器单元、栅极驱动电路及其驱动方法、显示装置。所述移位寄存器单元包括输入模块、上拉模块、第一控制模块、第二控制模块、第一复位模块和下拉模块，其中，本发明通过控制移位寄存器单元下拉控制节点的电位，避免下拉薄膜晶体管(栅极与下拉控制节点连接的薄膜晶体管)的栅极的阈值电压产生较大的偏移，保证移位寄存器的可靠性。
【专利附图】
【附图说明】
[0041]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0042]图1为本发明实施例提供的一种移位寄存器单元的模块连接结构示意图一；
[0043]图2为本发明实施例提供的一种移位寄存器单元的模块连接结构示意图二；
[0044]图3为本发明实施例提供的一种移位寄存器单元的模块连接结构示意图三；
[0045]图4为本发明实施例提供的一种移位寄存器单元电路连接结构示意图一；
[0046]图5为本发明实施例提供的一种移位寄存器单元电路连接结构示意图二 ；
[0047]图6为本发明实施例提供的一种移位寄存器单元工作时的信号时序波形图；
[0048]图7为本发明实施例提供的一种栅极驱动电路的结构示意图。
实施例
[0049]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所述获得的所有其他实施例，都属于本发明保护的范围。
[0050]本发明所有的实施例中采用的薄膜晶体管是源极和漏极对称的，所有其源极和漏极在名称上可以互换。此外，按照薄膜晶体管的特性区分可以将薄膜晶体管分为N型晶体管或P型晶体管，在本发明实施例中，当采用N型薄膜晶体管时，其第一极可以是源极，第二极可以是栅极，第三极可以是漏极。本发明实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。在以下实施例中，是以薄膜晶体管均为N型晶体管为例进行的说明，可以想到，当采用P型晶体管时，需要相应调整驱动信号的时序。
[0051]本发明的实施例提供一种移位寄存器单元，如图1所示，包括:输入模块10、上拉模块20、第一控制模块30、第二控制模块40、第一复位模块50和下拉模块60。
[0052]其中，输入模块10，用于根据第一信号端STV输入的信号控制上拉控制节点PU的电位，所述上拉控制节点PU为输入模块10和上拉模块20的连接点。输入模块10的第一端连接第一信号端STV，其第三端连接上拉控制节点PU。例如，当第一信号端STV输入的信号为高电平时，上拉控制节点PU的电位被拉升为高电平。第一信号端第一信号端第二端输入的信号还可以为第一时钟信号。
[0053]上拉模块20用于根据第一时钟信号端GCLKl输入的信号和上拉控制节点F1U电位的制输出端OUTPUT输出第三电平信号；也即上拉模块20，响应于上拉控制节点I3U电位，输出第一时钟信号端GCLKl输入的信号,此时,第一时钟信号端GCLKl输入的信号即为第三电平信号。上拉模块20的第一端连接第一时钟信号端GCLKl，其第二端连接上拉控制节点PU，其第三端连接输出端OUTPUT。上拉模块采用N型薄膜晶体管时，该第三电平信号为高电平。
[0054]第一控制模块30,用于根据第三时钟信号端GCLK3输入的信号和上拉控制节点F1U电位控制下拉控制节点ro的电位。所述下拉控制节点ro为第一控制模块30和第二控制模块40的连接点。第一控制模块30的第一端连接第三时钟信号端GCLK3，其第二端连接上拉控制节点PU，其第三端连接第一电压端VSS，其第四端连接下拉控制节点PD。所述第一电压端VSS提供第一电平信号。
[0055]第二控制模块40，用于根据第一时钟信号端GCLKl输入的信号控制下拉控制节点PD的电位。第二控制模块40的第一端连接下拉控制节点PD，其第二端连接第一时钟信号端GCLKl，其第三端可以连接第一电压端VSS。例如，GCLKl的信号为高电平时，第二控制模块40拉低下拉控制节点H)的电位至低电平。
[0056]第一复位模块50,用于根据所述下拉控制节点F1D的电位复位所述上拉控制节点PU的电位。第一复位模块50的第一端连接上拉控制节点PU，其第二端连接下拉控制节点PD，其第三端连接第一电压端VSS。其中，第一复位模块50的第三端连接方式可以有多种，不仅限于连接第一电压端VSS，例如，其第三端可以连接地线或者第二电压端，该第二电压端提供第二电平信号。第一电压端VSS提供的第一电平信号与第二电压端第二电平信号的电位可以不同，但采用在N型薄膜晶体管时都是低电平信号。
[0057]下拉模块60,用于根据第二信号端输入的信号控制所述输出端OUTPUT输出第一电平信号。下拉模块60的第一端连接输出端0UPUT，其第二端连接第二信号端RST，其第三端连接第一电压端VSS。其中，第二信号端RST可以是下一级或下下级移位寄存器的输出端信号，也可以是第一时钟信号端信号的反向信号，也可以是下拉控制节点信号，甚至单独提供的RST信号。另外，其第三端也可以连接地线或者第二电压端。该第二电压端提供第二电平信号。第一电压端VSS提供的第一电平信号与第二电压端第二电平信号的电位可以不同，但采用在N型薄膜晶体管时都是低电平信号。
[0058]本发明实施例提供了一种移位寄存器单元，该移位寄存器单元包括输入模块、上拉模块、第一控制模块、第二控制模块、第一复位模块和下拉模块，本发明实施例通过控制移位寄存器单元下拉控制节点的电位，避免下拉薄膜晶体管(栅极与下拉控制节点连接)的栅极的阈值电压产生较大的偏移，保证移位寄存器单元的可靠性。
[0059]在一个不例中，第一时钟信号端GCLKl输入的信号与第三时钟信号端GCLK3输入的信号周期相同且两个信号之间具有半个时钟信号周期的时延。其中，第一时钟信号端GCLKl输入的信号与第三时钟信号端GCLK3输入的信号在一个周期内可以具有四分之一的占空比。
[0060]在另一实施例中，如图2所示，移位寄存器单元还可以包括第二复位模块70，用于复位上拉控制节点PU的电位。其中，第二复位模块70的第一端连接上拉控制节点PU，其第二端连接第二信号端RST，其第三端连接第一电压端VSS。当然，该第二复位模块70的第二信号端输入的RST可以是下一级移位寄存器的输出端信号，也可以是第一时钟信号端信号的反向信号，也可以是下拉控制节点信号，甚至单独提供的RST信号。另外，其第三端也可以连接第二电压端。该第二电压端的电位与第一电压端电位可以不同，但采用在N型薄膜晶体管时都需要提供低电平信号。
[0061]在另一实施例中，如图3所不,第一控制模块30还用于根据第一信号端STV输入的信号控制下拉控制节点ro的电位。此时，第一控制模块的第四端可以与第一信号端STV连接。
[0062]在一个不例中，如图4所不,输入模块10可以包括:第一薄膜晶体管Ml,第一薄膜晶体管Ml的第一极与第二极连接第一信号端STV，第一薄膜晶体管Ml的第三极连接上拉控制节点W。
[0063]和/或；输入模块10包括:第^ 薄膜晶体管Mll (未不出),第^ 薄膜晶体管Mll的第一极连接第一信号端STV，第二极连接第五时钟信号输出端，第一薄膜晶体管Ml的第三极连接上拉控制节点PU。其中，第五时钟信号输出端的信号可以与STV同步，或者与第一时钟信号时延四分之一周期。
[0064]在一个不例中，上拉模块20包括:第三薄膜晶体管M3和第一电容Cl。
[0065]第三薄膜晶体管M3的第 一极连接第一时钟信号端GCLK1，第三薄膜晶体管的Ml第二极连接上拉控制节点PU，第三薄膜晶体管M3的第三极连接输出端OUTPUT。
[0066]第一电容Cl的第一端连接上拉控制节点I3U,第一电容的Cl第二端连接输出端OUTPUT。
[0067]在一个不例中，第一控制模块30包括:第五薄膜晶体管M5和第六薄膜晶体管M6。
[0068]第五薄膜晶体管M5的第一极和第二级连接第三时钟信号端GCLK3，第五薄膜晶体管M5的第三极连接下拉控制节点H)。
[0069]第六薄膜晶体管M6的第一极连接下拉控制节点PD，第六薄膜晶体管M6的第二极连接上拉控制节点PU，第六薄膜晶体管M6的第三极连接第一电压端VSS。
[0070]在一个示例中，第二控制模块40包括:第九薄膜晶体管M9。
[0071]第九薄膜晶体管M9的第一极连接下拉控制节点PD，第九薄膜晶体管M9的第二极连接第一时钟信号端GCLK1，第九薄膜晶体管M9的第三极连接所述第一电压端VSS。
[0072]需要说明的是，第二控制模块40还可以是多个与第九薄膜晶体管M9连接方式相同的晶体管，这里仅仅是以图4中的第二控制模块只包括一个第九薄膜晶体管M9为例进行的说明，其他结构的第二控制模块在此不再一一举例，但都应属于本发明的保护范围之内。
[0073]本发明实施例中，第二控制模块40用于通过在第一时钟信号端GCLKl输出高电平信号时，拉低下拉控制节点ro电位，减少了该下拉控制节点ro电压的占空比，避免了与该下拉控制节点连接的第八薄膜晶体管M8 (即下拉薄膜晶体管)的栅极阈值电压的偏移，保证了移位寄存器单元的可靠性。
[0074]在另一实施例中，如图5所述，第一控制模块30还包括:第七薄膜晶体管M7。
[0075]第七薄膜晶体管M7的第一极连接下拉控制节点PD，第七薄膜晶体管M7的第二极连接第一信号端STV，第七薄膜晶体管M7的第三极连接第一电压端VSS。
[0076]在一个不例中，第一复位模块50包括:第八薄膜晶体管M8。[0077]第八薄膜晶体管M8的第一极连接上拉控制节点第八薄膜晶体管M8的第二极连接下拉控制节点ro，第八薄膜晶体管M8的第三极连接第一电压端VSS。
[0078]在一个示例中，第二复位模块70包括第二薄膜晶体管M2。
[0079]第二薄膜晶体管M2的第一极连接上拉控制节点PU，第二薄膜晶体管M2的第二极连接第二信号端RST，第二薄膜晶体管M2的第三极连接第一电压端VSS ；
[0080]在一个示例中，下拉模块60包括:第四模块晶体管M4。
[0081]第四薄膜晶体管M4的第一极连接输出端OUTPUT，第四薄膜晶体管M4的第二极连接第二信号端RST，第四薄膜晶体管M4的第三极连接第一电压端VSS。其中，该第四薄膜晶体管M4的第二极的输入不仅限于第二信号端RST的信号，还可以是第一时钟信号端GCLKl信号的反向信号，也可以是下拉控制节点H)的信号。
[0082]以下以图5所示的结构为例，并结合该移位寄存器单元输出的时序图4所示，对移位寄存器单元的工作过程进行详细的描述。
[0083]TI 阶段:GCLKI =0; GCLK3=0; STV= I; OUTPUT=O; RST=O; PU= I; PD=O。
[0084]Tl阶段为该移位寄存器单元的充电阶段。
[0085]如图6所示，由于第一信号端STV=I,因此，第一薄膜晶体管Ml和第七薄膜晶体管M7导通，第一信号端STV通过控制第一薄膜晶体管Ml将上拉控制节点的电位拉高，并为第一电容Cl充电。由于上拉控制节点I3U电位拉高为高电平，第六薄膜晶体管M6导通。由于第六薄膜晶体管M6和第七薄膜晶体管M7导通，将下拉控制节点H)的电位拉低至低电平。在上拉控制节点PU为高电平时，第三薄膜晶体管M3导通，但由于第一时钟信号端GCLK=O,因此，输出端OUTPUT输出低电平。第二信号端RST=O,第二薄膜晶体管M2、第四薄膜晶体管M4截止，同时，由于下拉控制节点ro的电位为低电平，第八薄膜晶体管M8截止，避免将上拉控制节点PU的电位拉低。
[0086]T2 阶段:GCLK1=1 ；GCLK3=0 ；STV=O ；OUTPUT=I ；RST=O ；PU=1 ;PD=0。
[0087]T2阶段为该移位寄存器单元打开的阶段。如图6所示，由于第一信号端STV=O,因此第一薄膜晶体管Ml和第七薄膜晶体管M7截止；第一电容Cl的自举作用将上拉控制节点PU进一步拉高(大约等于或等于Tl阶段PU点电平的两倍)。第一时钟信号端GCLKl=I,第九薄膜晶体管M9导通，第九薄膜晶体管M9与第六薄膜晶体管M6共同控制下拉控制节点PD继续保持低电平，第八薄膜晶体管M8继续处于截止状态。第二信号端RST=O,第二薄膜晶体管M2、第四薄膜晶体管M4继续处于截止状态，避免将上拉控制节点PU的电位拉低。第一时钟信号端GCLKl=I,第三薄膜晶体管M3将第一时钟信号端的高电平信号传输至输出端OUTPUT,使输出端OUTPUT输出高电平信号。
[0088]T3 阶段:GCLK1=0 ；GCLK3=0 ；STV=O ；OUTPUT=O ；RST=O ；PU=1 ;PD=0。
[0089]第一时钟信号端GCLKl=O,输出端OUTPUT输出低电平，由于第一电容Cl的作用，上拉控制节点PU的电位恢复至Tl阶段的高电平，下拉控制节点ro继续保持低电平。
[0090]T4 阶段:GCLK1=0 ；GCLK3=1 ；STV=O ；OUTPUT=O ；RST=I ；PU=0 ;PD=1。
[0091]第三时钟信号端GCLK3=1，第五薄膜晶体管M5导通，对下拉控制节点H)充电，下拉控制节点ro的电位升高，第八薄膜晶体管M8导通，拉低上拉控制节点ro的电位。同时，第二信号端RST=I,第二薄膜晶体管M2和第四薄膜晶体管M4导通，第二薄膜晶体管M2将上拉控制节点PU的电位拉低至低电平，第三薄膜晶体管M3截止。第四薄膜晶体管M4导通使输出端OUTPUT继续输出低电平信号。
[0092]需要说明的是，本发明实施例中第二信号端RST与第三时钟信号端GCLK3在T4阶段同时提供高电平信号，而第二信号端RST的高电平信号还可以在T3阶段或者T5阶段提供。当在T3阶段，第二信号端RST提供高电平信号时，上拉控制节点的电位拉低至低电平。下拉控制节点ro的电位继续保持低电平，直到T4阶段第三时钟信号端GCLK3的信号为高电平时，该下拉控制节点ro的电位被上拉至高电平。因此，当在T3阶段，第二信号端RST提供高电平信号并不会影响下拉控制节点ro电位的控制，也可以达到本发明的效果。而在T5阶段，第二信号端RST提供高电平时，由于在T4阶段第三时钟信号端GCLK3对下拉控制节点ro进行充电至高电平，下拉控制节点ro控制上拉控制节点PU的电位，使上拉控制节点PU电位呈低电平。因此，该T5阶段第二信号端RST提供的高电平信号也不会影响到下拉控制节点ro电位的控制。
[0093]T5 阶段:GCLK1=0 ；GCLK3=0 ；STV=O ；OUTPUT=O ；RST=O ；PU=0 ;PD=1。
[0094]第三时钟信号端GCLK3=0，第五薄膜晶体管M5截止，停止向下拉控制节点H)充电，而且第二信号端RST=O,第二薄膜晶体管M2和第四薄膜晶体管M4截止。第一信号端STV=O,第七薄膜晶体管M7和第一薄膜晶体管Ml继续保持截止，上拉控制节点I3U也继续保持低电平，第六薄膜晶体管M6也保持截止。第一时钟信号端GCLKl=O,第九薄膜晶体管M9截止。第五薄膜晶体管M5、第六薄膜晶体管M6、第七薄膜晶体管M7和第九薄膜晶体管M9截止，避免了下拉控制节点H)电位被拉低。
[0095]TC 阶段:GCLK1=1 ；GCLK3=0 ；STV=O ；OUTPUT=O ；RST=O ；PU=0 ;PD=0。
[0096]第一时钟信号端GCLKl=I,第九薄膜晶体管M9导通，将下拉控制节点H)的电位拉低至低电平，上拉控制节点PU和输出端OUTPUT的电位继续保持低电平。
[0097]T7 阶段:GCLK1=0 ；GCLK3=0 ；STV=O ；OUTPUT=O ；RST=O ；PU=0 ;PD=0。
[0098]由于GCLKl=O, GCLK3=0, STV=O, RST=O,上拉控制节点I3U和下拉控制节点H)的电位继续保持低电平。
[0099]T8 阶段:GCLK1=0 ；GCLK3=1 ；STV=O ；OUTPUT=O ；RST=O ；PU=0 ;PD=1。
[0100]第三时钟信号端GCLK3=1，第五薄膜晶体管M5导通，对下拉控制节点H)进行充电，下拉控制节点ro电位上升，第八薄膜晶体管M8导通，上拉控制节点ro的电位继续保持低电平，输出端OUTPUT也继续保持低电平。
[0101]从以上时序结果可以看出，第二信号端RST输入的信号为高电平时起到第一信号端STV输入的信号为高电平之前的阶段(参考图6中的T4?T7阶段)，当第三时钟信号端GCLK3输入高电平时(如在T4阶段)，第五薄膜晶体管M5导通，第三时钟信号端GCLK3的信号对下拉控制节点ro进行充电，下拉控制节点ro电位升高，且在相邻的下一个阶段(T5阶段)也保持高电平；第一时钟信号端GCLKl为高电平时(T6阶段)，第九薄膜晶体管M9控制下拉控制节点ro的电位进行放电，将下拉控制节点ro的电位拉低至低电平，且在下一个阶段(T7阶段)中也保持低电平不变，使下拉控制节点ro的电压保持了 50%的占空比。这样，与下拉控制节点ro连接的第八薄膜晶体管M8的第二极(栅极)在第二信号端RST输入的信号为高电平时起到第一信号端STV输入的信号为高电平之前的阶段(即移位寄存器单元完成一行薄膜晶体管栅极驱动后到下一帧的移位寄存器开启信号到达之前的阶段)，施加具有50%占空比的电压，减少了对该薄膜晶体管栅极的负载，避免栅极阈值电压的偏移，保证了移位寄存器单元的可靠性。
[0102]本发明的另一个实施例提供一种栅极驱动电路，如图7所示，包括多级如上所述的移位寄存器单元。例如，该栅极驱动电路有N级移位寄存器级联，(l=〈n〈=N，n为整数)。其中，除第一级移位寄存器单元外，其余每个移位寄存器单元(例如是第η个移位寄存器，η>1)的第一信号端STV(η)连接与其相邻的上一级移位寄存器单元的输出端OUTPUT (η_1)。除最后一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端OUTPUT (η)连接与其相邻的下一级移位寄存器单元的信号输入端STV(η+1)。除最后两级移位寄存器单元之夕卜，其余每个移位寄存器单元的第二信号端RST(η)连接相邻下下级的移位寄存器单元的信号输出端OUTPUT (n+2)。
[0103]奇数项移位寄存器单元的第一时钟信号端GCLKl和第三时钟信号端GCLK3分别连接第一时钟信号CLKl和第三时钟信号CLK3，偶数项移位寄存器单元的第一时钟信号端GCLKl和第三时钟信号端GCLK3分别连接第二时钟信号CLK2和第四时钟信号CLK4。
[0104]其中，第一时钟信号CLKl、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4为一个时钟周期内分别处于四个不同阶段的移位信号。第一时钟信号CLKl与第二时钟信号CLK2之间，第二时钟信号CLK2与第三时钟信号CLK3之间，第三时钟信号CLK3与第四时钟信号CLK4之间，第四时钟信号CLK4与第一时钟信号CLKl之间，均具有四分之一时钟信号周期的时延。
[0105]本实施例中第一个移位寄存器单兀的第一信号端STV(I)可以输入巾贞起始信号stv;最后两级移位寄存器单元的第二信号端RST(N-1)和RST(N)，可以分别输入复位信号rst，也可以是两个移位寄存器单元本身的输出端的信号，还可以增设两个冗余的移位寄存器单元，将该两个移位寄存器单元的输出端连接至最后两级移位寄存器单元的第二信号端，即 OUTPUT(N+1)连接 RST (N-1), OUTPUT(N+2)连接 RST (N)。
[0106]本发明的又一个实施例提供了一种栅极驱动电路的驱动方法。
[0107]具体包括:第一阶段，第三时钟信号端输入的信号和上拉控制节点电位控制下拉控制节点的电位；第二阶段，第一时钟信号端输入的信号控制所述下拉控制节点的电位。第一阶段和第二阶段之间(即第三时钟信号与第一时钟信号之间)具有半个时钟周期的时延。
[0108]本实施例中，在第一阶段和第二阶段分别对下拉控制节点进行电位控制，如第一阶段，第三时钟信号端输入的信号对下拉控制节点进行充电，在第二阶段，第一时钟信号控制下拉薄膜晶体管将所述下拉控制节点进行放电。其中，所述下拉薄膜晶体管用于将下拉控制节点的电位拉低。本实施例通过控制下拉控制节点的电压占空比，避免了下拉薄膜晶体管的栅极的阈值电压产生较大的偏移，有效提高移位寄存器单元的工作可靠性。
[0109]本发明的又一个实施例提供了 一种显示装置，该显示装置包括上述实施例提供的栅极驱动电路，该栅极驱动电路包括多级移位寄存器单元，该移位寄存器单元包括输入模块、上拉模块、第一控制模块、第二控制模块、复位模块和下拉模块。
[0110]该显示装置可以为液晶显示面板、有机电致发光器、电子纸、手机、电视、数码相框等任何具有显示功能的显示设备。
[0111]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本【技术领域】的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求保护范围为准。
【权利要求】
1.一种移位寄存器单元，其特征在于，包括输入模块、上拉模块、第一控制模块、第二控制模块、第一复位模块和下拉模块； 所述输入模块，用于根据第一信号端输入的信号控制上拉控制节点的电位； 所述上拉模块，用于根据第一时钟信号端输入的信号和所述上拉控制节点电位控制输出端输出第三电平信号； 所述第一控制模块，用于根据第三时钟信号端输入的信号和上拉控制节点电位控制下拉控制节点的电位； 所述第二控制模块，用于根据所述第一时钟信号端输入的信号控制所述下拉控制节点的电位； 所述第一复位模块，用于根据所述下拉控制节点的电位复位所述上拉控制节点的电位； 所述下拉模块，用于根据第二信号端输入的信号控制所述输出端输出第一电平信号。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一时钟信号端输入的信号与所述第三时钟信号端输入的信号之间具有半个时钟信号周期的时延。
3.根据权利要求2所述的移位寄存器单元，其特征在于，还包括第二复位模块，用于根据第二输入端输入的信号复位所述上拉控制节点的电位。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一控制模块还用于根据所述第一信号端输入的信号控制`所述下拉控制节点的电位。
5.根据权利要求1-4任一所述的移位寄存器单元，其特征在于，所述输入模块包括:第一薄膜晶体管； 所述第一薄膜晶体管的第一极与第二极连接所述第一信号端，所述第一薄膜晶体管的第三极连接所述上拉控制节点。
6.根据权利要求1-4任一所述的移位寄存器单元，其特征在于，所述上拉模块包括:第三薄膜晶体管和第一电容； 所述第三薄膜晶体管的第一极连接所述第一时钟信号端，所述第三薄膜晶体管的第二极连接所述上拉控制节点，所述第三薄膜晶体管的第三极连接所述输出端； 所述第一电容的第一端连接所述上拉控制节点，所述第一电容的第二端连接所述输出端。
7.根据权利要求1-3任一所述的移位寄存器单元，其特征在于，所述第一控制模块包括:第五薄膜晶体管和第六薄膜晶体管； 所述第五薄膜晶体管的第一极和第二级连接所述第三时钟信号端，所述第五薄膜晶体管的第三极连接所述下拉控制节点； 所述第六薄膜晶体管的第一极连接所述下拉控制节点，所述第六薄膜晶体管的第二极连接所述上拉控制节点，所述第六薄膜晶体管的第三极连接第一电压端。
8.根据权利要求1-4任一所述的移位寄存器单元，其特征在于，所述第二控制模块包括:第九薄膜晶体管； 所述第九薄膜晶体管的第一极连接所述下拉控制节点，所述第九薄膜晶体管的第二极连接所述第一时钟信号端，所述第九薄膜晶体管的第三极连接所述第一电压端。
9.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一控制模块还包括:第七薄膜晶体管； 所述第七薄膜晶体管的第一极连接所述下拉控制节点，所述第七薄膜晶体管的第二极连接所述第一信号端，所述第七薄膜晶体管的第三极连接所述第一电压端。
10.根据权利要求1-4任一所述的移位寄存器单元，其特征在于，所述第一复位模块包括:第八薄膜晶体管； 所述第八薄膜晶体管的第一极连接所述上拉控制节点，所述第八薄膜晶体管的第二极连接所述下拉控制节点，所述第八薄膜晶体管的第三极连接所述第一电压端。
11.根据权利要求3-4任一所述的移位寄存器单元，其特征在于，所述第二复位模块包括:第二薄膜晶体管； 所述第二薄膜晶体管的第一极连接所述上拉控制节点，所述第二薄膜晶体管的第二极连接所述第二信号端第二信号端，所述第二薄膜晶体管的第三极连接所述第一电压端。
12.根据权利要求1-4任一所述的移位寄存器单元，其特征在于，所述下拉模块包括:第四薄膜晶体管； 所述第四薄膜晶体管的第一极连接所述输出端，所述第四薄膜晶体管的第二极连接所述第二信号端，所述第四薄膜晶体管的第三极连接所述第一电压端。
13.一种栅极驱动电路，其特征在于，包括多级权利要求1-12任一所述的移位寄存器单元；其中， 奇数项移位寄存器单元的第一时钟信号端和第三时钟信号端分别接入第一时钟信号和第三时钟信号，偶数项移位寄存器单元的第一时钟信号端和第三时钟信号端分别连接第二时钟信号和第四时钟信号；` 所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号为顺序输出的移位信号；所述第一时钟信号与所述第三时钟信号之间，所述第二时钟信号与所述第四时钟信号之间具有半个时钟周期的时延。
14.一种栅极驱动电路的驱动方法，其特征在于， 第一阶段，第三时钟信号端输入的信号和上拉控制节点电位控制下拉控制节点的电位； 第二阶段，第一时钟信号端输入的信号控制所述下拉控制节点的电位。
15.一种显示装置，其特征在于，包括如权利要求13所述的栅极驱动电路。
【文档编号】G09G3/20GK103761937SQ201410040299
【公开日】2014年4月30日 申请日期:2014年1月27日 优先权日:2014年1月27日
【发明者】韩承佑, 张元波 申请人:京东方科技集团股份有限公司