脉冲信号合并电路、显示面板和显示装置制造方法
【专利摘要】本发明提供了一种脉冲信号合并电路、显示面板和显示装置。脉冲信号合并电路用于将在每一显示周期内依次有效的N个输入脉冲信号合并，N为大于1的整数，脉冲信号合并电路包括N个输出控制单元和脉冲信号输出端，第n输出控制单元，第一控制端接入第n输入脉冲信号，第二控制端接入第n+1输入脉冲信号，输出端与该脉冲信号输出端连接，用于在每一显示周期内，在该第n输入脉冲信号首次有效之后而该第n+1输入脉冲信号首次有效之前的时间段内，控制向该脉冲信号输出端输出该第n输入脉冲信号；n为小于N的正整数。本发明可以利用现有的单脉冲信号产生电路即可以直接通过增加或单元而实现多脉冲输出，实现对多个单脉冲信号的无损合并。
【专利说明】脉冲信号合并电路、显示面板和显示装置
【技术领域】
[0001]本发明涉及显示【技术领域】，尤其涉及一种脉冲信号合并电路、显示面板和显示装置。
【背景技术】
[0002]在OLED(Organic Light-Emitting D1de,有机发光二极管)显示面板中，由于像素补偿的需要，需要由多个脉冲宽度不同的分时有效的单脉冲驱动信号合并而成的多脉冲栅极驱动信号。然而在现有技术中，使用一个单元电路产生多脉冲栅极驱动信号目前从单脉冲的原理上出发很难实现。而大尺寸的OLED显示面板如果仅能使用产生单脉冲栅极驱动信号的栅极驱动电路，则由于像素驱动需要增加更多TFT(thin film transistor,薄膜晶体管)，导致OLED像素结构复杂，OLED有效发光面积减小。
【发明内容】
[0003]本发明的主要目的在于提供一种脉冲信号合并电路、显示面板和显示装置，以利用现有的单脉冲信号产生电路即可以直接通过增加或单元而实现多脉冲输出，实现对多个单脉冲信号的无损合并。
[0004]为了达到上述目的，本发明提供了一种脉冲信号合并电路，用于将N个输入脉冲信号合并为输出脉冲信号，所述N个输入脉冲信号在每一显不周期内依次有效，N为大于I的整数，所述脉冲信号合并电路包括所述脉冲信号合并电路包括N个输出控制单元和脉冲信号输出端，其中，
[0005]第η输出控制单元，第一控制端接入第η输入脉冲信号，第二控制端接入第η+1输入脉冲信号，输出端与该脉冲信号输出端连接，用于在每一显示周期内，在该第η输入脉冲信号首次有效之后而该第η+1输入脉冲信号首次有效之前的时间段内，控制向该脉冲信号输出端输出该第η输入脉冲信号；η为小于N的正整数；
[0006]第N输出控制单兀,第一控制端接入第N输入脉冲信号，第二控制端接入第一输入脉冲信号，输出端与该脉冲信号输出端连接，用于在每一显示周期内在该第N输入脉冲信号首次有效之后直至在下一显示周期内第一输入脉冲信号首次有效之前的时间段，控制向该脉冲信号输出端输出该第N输入脉冲信号。
[0007]实施时，每一所述输出控制单元分别包括:
[0008]第一输出控制晶体管，栅极和第一极为该输出控制单元的第一控制端；
[0009]第二输出控制晶体管，栅极为该输出控制单元的第二控制端，第一极与该第一输出控制晶体管的第二极连接，第二极接入第一电平；
[0010]以及，第三输出控制晶体管，栅极与该第一输出控制晶体管的第二极连接，第一极与该第一控制端连接，第二极与该脉冲信号输出端连接；
[0011]当所述第二输出控制晶体管导通而所述第三输出控制晶体管的栅极接入所述第一电平时，所述第三输出控制晶体管断开。
[0012]实施时,所述N个输入脉冲信号都为正向脉冲信号,所述第一输出控制晶体管、所述第二输出控制晶体管和所述第三控制晶体管都为η型TFT，第一电平为低电平；
[0013]或者，所述N个输入脉冲信号都为负向脉冲信号，所述第一输出控制晶体管、所述第二输出控制晶体管和所述第三控制晶体管都为P型TFT，第一电平为高电平。
[0014]实施时，本发明所述的脉冲信号合并电路还包括:
[0015]输出无效控制单元，分别接入所述N个输入脉冲信号，并与该脉冲信号输出端连接，用于当该N个输入脉冲信号都无效时，控制向该脉冲信号输出端输出无效的电平信号。
[0016]实施时，所述输出无效控制单元包括栅极电位控制晶体管、无效控制晶体管和分别接入所述N个输入脉冲信号的N个有效控制晶体管，其中，
[0017]所述栅极电位控制晶体管，栅极和第一极接入第二电平；
[0018]所述无效控制晶体管，栅极与该栅极电位控制晶体管的第二极连接，第一极与该脉冲信号输出端连接，第二极接入第一电平；
[0019]第m有效控制晶体管，栅极接入第m输入脉冲信号，第一极与该无效控制晶体管的栅极连接，第二极接入第三电平，m为小于或等于N的正整数；
[0020]所述第二电平控制使得该栅极电位控制晶体管导通；
[0021]当该第m输入脉冲信号有效时，该第m有效控制晶体管导通，使得该无效控制晶体管的栅极接入该第三电平，从而该无效控制晶体管断开；
[0022]当该N个输入脉冲信号都无效时，该无效控制晶体管的栅极接入该第二电平，从而该无效控制晶体管导通，所述脉冲信号输出端接入第一电平。
[0023]实施时，所述N个输入脉冲信号都为正向脉冲信号，所述栅极电位控制晶体管、所述无效控制晶体管和所述N个有效控制晶体管都为η型TFT，所述第一电平为低电平，所述第二电平为高电平，所述第三电平为低电平；
[0024]或者，所述N个输入脉冲信号都为负向脉冲信号，所述栅极电位控制晶体管、所述无效控制晶体管和所述N个有效控制晶体管都为P型TFT，所述第一电平为高电平，所述第二电平为低电平，所述第三电平为高电平。
[0025]本发明还提供了一种显示面板，其特征在于，包括上述的脉冲信号合并电路；
[0026]所述脉冲信号合并电路用于通过脉冲信号输出端为所述显示面板提供栅极驱动信号。
[0027]实施时,所述显示面板为OLED显示面板。
[0028]本发明还提供了一种显示装置，包括上述的显示面板。
[0029]与现有技术相比，本发明所述的脉冲信号合并电路、显示面板和显示装置，可以把多个单脉冲信号(该单脉冲信号可以为单脉冲栅极驱动电路的单脉冲栅极驱动信号)合并在一起作为输出脉冲信号，对单脉冲信号产生电路而言没有特殊的修改，利用现有的单脉冲信号产生电路即可以直接通过增加或单元而实现多脉冲输出，实现对多个单脉冲信号的无损合并；当本发明实施例所述的脉冲信号合并电路应用于将单脉冲栅极驱动电路的单脉冲栅极驱动信号合并在一起作为多脉冲栅极驱动信号时，对单脉冲栅极驱动电路而言没有特殊的修改，利用现有的单脉冲栅极驱动电路即可以直接通过增加或单元而实现多脉冲输出。
【专利附图】
【附图说明】
[0030]图1是本发明实施例所述的脉冲信号合并电路的结构框图；
[0031]图2是本发明另一实施例所述的脉冲信号合并电路的电路图；
[0032]图3是本发明实施例所述的脉冲信号合并电路采用的正向的第一输入脉冲信号Inputl、正向的第二输入脉冲信号Input2和脉冲信号输出端OUT输出的信号的时序图；
[0033]图4是本发明实施例所述的脉冲信号合并电路采用的负向的第一输入脉冲信号Inputl、负向的第二输入脉冲信号Input2和脉冲信号输出端OUT输出的信号的时序图；
[0034]图5是本发明又一实施例所述的脉冲信号合并电路的电路图；
[0035]图6是本发明再一实施例所述的脉冲信号合并电路的电路图。
【具体实施方式】
[0036]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0037]本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。在具体实施时所述晶体管可为η型晶体管也可以为P型晶体管。
[0038]本发明实施例所述的脉冲信号合并电路，用于将N个输入脉冲信号合并为输出脉冲信号，所述N个输入脉冲信号在每一显示周期内依次有效，N为大于I的整数，所述脉冲信号合并电路包括N个输出控制单元和脉冲信号输出端，其中，
[0039]第η输出控制单元，第一控制端接入第η输入脉冲信号，第二控制端接入第η+1输入脉冲信号，输出端与该脉冲信号输出端连接，用于在每一显示周期内，在该第η输入脉冲信号首次有效之后而该第η+1输入脉冲信号首次有效之前的时间段内，控制向该脉冲信号输出端输出该第η输入脉冲信号；η为小于N的正整数；
[0040]第N输出控制单元，第一控制端接入第N输入脉冲信号，第二控制端接入第一输入脉冲信号，输出端与该脉冲信号输出端连接，用于在每一显示周期内在该第N输入脉冲信号首次有效之后直至在下一显示周期内第一输入脉冲信号首次有效之前的时间段，控制向该脉冲信号输出端输出该第N输入脉冲信号。
[0041]本发明实施例所述的脉冲信号合并电路，可以把多个单脉冲信号(该单脉冲信号可以为单脉冲栅极驱动电路的单脉冲栅极驱动信号)合并在一起作为输出脉冲信号，对单脉冲信号产生电路而言没有特殊的修改，利用现有的单脉冲信号产生电路即可以直接通过增加或单元而实现多脉冲输出，实现对多个单脉冲信号的无损合并。
[0042]当本发明实施例所述的脉冲信号合并电路应用于将单脉冲栅极驱动电路的单脉冲栅极驱动信号合并在一起作为多脉冲栅极驱动信号时，对单脉冲栅极驱动电路而言没有特殊的修改，利用现有的单脉冲栅极驱动电路即可以直接通过增加或单元而实现多脉冲输出。
[0043]当本发明实施例所述的脉冲信号合并电路应用于显示面板时，可以压缩OLED显示面板边框尺寸，降低栅极驱动芯片的成本，减小栅极驱动芯片绑定不良的机率，提高OLED显示面板良率。
[0044]如图1所示，本发明一具体实施例所述的脉冲信号合并电路，用于将N个输入脉冲信号合并为输出脉冲信号，所述N个输入脉冲信号在每一显不周期内依次有效，N为大于I的整数，所述脉冲信号合并电路包括N个输出控制单元(在图1中仅示出第一输出控制单元、第二输出控制单元、第三输出控制单元、第η输出控制单元和第N输出控制单元)和脉冲信号输出端OUT ；
[0045]在图1中，第一输出控制单元，第一控制端接入第一输入脉冲信号Inputl，第二控制端接入第二输入脉冲信号Input2，输出端与脉冲信号输出端OUT连接，用于在在每一显示周期内，在该第一输入脉冲信号Inputl首次有效之后而该第二输入脉冲信号Input2首次有效之前的时间段内，控制向该脉冲信号输出端OUT输出该第一输入脉冲信号Inputl ；
[0046]第二输出控制单元，第一控制端接入第二输入脉冲信号Input2，第二控制端接入第三输入脉冲信号Input3，输出端与脉冲信号输出端OUT连接，用于在在每一显示周期内，在该第二输入脉冲信号Input2首次有效之后而该第三输入脉冲信号Input3首次有效之前的时间段内，控制向该脉冲信号输出端OUT输出该第二输入脉冲信号Input2 ；
[0047]第三输出控制单元，第一控制端接入第三输入脉冲信号Input3，第二控制端接入第四输入脉冲信号Input4，输出端与脉冲信号输出端OUT连接，用于在在每一显示周期内，在该第三输入脉冲信号Input3首次有效之后而该第四输入脉冲信号Input4首次有效之前的时间段内，控制向该脉冲信号输出端输出该第三输入脉冲信号Input3 ；
[0048]第η输出控制单元,第一控制端接入第η输入脉冲信号Inputn,第二控制端接入第η+1输入脉冲信号Inputn+Ι，输出端与该脉冲信号输出端OUT连接，用于在每一显示周期内，在该第η输入脉冲信号Inputn首次有效之后而该第η+1输入脉冲信号Inputn+Ι首次有效之前的时间段内，控制向该脉冲信号输出端输出该第η输入脉冲信号Inputn ;η为小于N的正整数；
[0049]第N输出控制单元,第一控制端接入第N输入脉冲信号InputN,第二控制端接入第一输入脉冲信号Inputl，输出端与该脉冲信号输出端OUT连接，用于在每一显示周期内在该第N输入脉冲信号InputN首次有效之后直至在下一显示周期内第一输入脉冲信号Inputl首次有效之前的时间段，控制向该脉冲信号输出端OUT输出该第N输入脉冲信号InputN0
[0050]在具体实施时，每一所述输出控制单元分别包括:
[0051]第一输出控制晶体管，栅极和第一极为该输出控制单元的第一控制端；
[0052]第二输出控制晶体管，栅极为该输出控制单元的第二控制端，第一极与该第一输出控制晶体管的第二极连接，第二极接入第一电平；
[0053]以及，第三输出控制晶体管，栅极与该第一输出控制晶体管的第二极连接，第一极与该第一控制端连接，第二极与该脉冲信号输出端连接；
[0054]当所述第二输出控制晶体管导通而所述第三输出控制晶体管的栅极接入所述第一电平时，所述第三输出控制晶体管断开。
[0055]具体的，如图2所示，所述N个输出控制单元的结构相同；当N个输入脉冲信号都为正向脉冲时，本发明实施例所述的脉冲合并信号采用的晶体管都为η型TFT ;
[0056]第一输出控制单元包括:
[0057]第一输出控制晶体管Ml_l，栅极和第一极为该第一输出控制单元的第一控制端，该第一输出控制单元的第一控制端接入第一输入脉冲信号Inputl ；
[0058]第二输出控制晶体管M2_l，栅极为该第一输出控制单元的第二控制端，第一极与该第一输出控制晶体管Ml_l的第二极连接，第二极接入低电平VGL2 ;该第一输出控制单元的第二控制端接入第二输入脉冲信号Input2 ；
[0059]以及，第三输出控制晶体管M3_l，栅极与该第一输出控制晶体管Ml_l的第二极连接，第一极与该第一控制端连接，第二极与该脉冲信号输出端OUT连接；
[0060]当所述第二输出控制晶体管M2_l导通而所述第三输出控制晶体管M3_l的栅极接入所述低电平VGL2时，所述第三输出控制晶体管M3_l断开；
[0061]在实际操作时，在每一显示周期内，当Inputl为高电平(即Inputl有效)，并Input2为低电平(即Input2无效)时，Ml_l和M3_l导通，M2_l断开，从而将输出至OUT的信号拉高，并此时M3_l的栅极的电位为高电平，当Inputl被拉低为低电平时，Ml_l断开，但是M3_l的栅极的电位维持为高电平，M3_l维持导通，通过M3_l继续将此时为低电平的Inputl输出至0UT，输出至OUT的信号被拉低，直至Input2为高电平，M2_l导通从而将M3_l的栅极的电位拉低为低电平VGL2，M3_l断开，在该显示周期内，第一输出控制单元停止工作；
[0062]在图2中，Ml_2、M2_2和M3_2组成第二输出控制单元，Ml_2的栅极接入Input2，M2_2的栅极接入Input3，M3_2的第二极与OUT连接，M2_2的第二极接入低电平VGL2 ；
[0063]在每一显示周期内，当Input2为高电平(即Input2有效)，并Input3为低电平(即Input3无效)时，Ml_2和M3_2导通，M2_2断开，从而将输出至OUT的信号拉高，并此时M3_2的栅极的电位为高电平，当Input2被拉低为低电平时，Ml_2断开，但是M3_2的栅极的电位维持为高电平，M3_2维持导通，通过M3_2继续将此时为低电平的Input2输出至0UT，输出至OUT的信号被拉低，直至Input3为高电平，M2_2导通从而将M3_2的栅极的电位拉低为低电平VGL2，M3_2断开，在该显示周期内，第二输出控制单元停止工作；
[0064]在图2中，Ml_3、M2_3和M3_3组成第二输出控制单元，Ml_3的栅极接入Input3，M2_3的栅极接入Input4，M3_3的第二极与OUT连接，M2_3的第二极接入低电平VGL2 ；
[0065]在每一显示周期内，当Input3为高电平(即Input3有效)，并Input4为低电平(即Input3无效)时，Ml_3和M3_3导通，M2_3断开，从而将输出至OUT的信号拉高，并此时M3_3的栅极的电位为高电平，当Input3被拉低为低电平时，Ml_3断开，但是M3_3的栅极的电位维持为高电平，M3_3维持导通，通过M3_3继续将此时为低电平的Input3输出至0UT，输出至OUT的信号被拉低，直至Input4为高电平，M2_3导通从而将M3_3的栅极的电位拉低为低电平VGL2，M3_3断开，在该显示周期内，第三输出控制单元停止工作；
[0066]第四输出控制单元到第N-1输出控制单元的工作过程依次类推；
[0067]在图2中，M1_N、M2_N和M3_N组成第N输出控制单元，M1_N的栅极接入InputN,M2_N的栅极接入Inputl，M3_N的第二极与OUT连接，M2_N的第二极接入低电平VGL2 ；
[0068]在每一显示周期内，当InputN为高电平(即InputN有效),并Inputl为低电平(即Inputl无效)时，M1_N和M3_N导通，M2_N断开，从而将输出至OUT的信号拉高，并此时M3_N的栅极的电位为高电平，当InputN被拉低为低电平时，M1_N断开，但是M3_N的栅极的电位维持为高电平，M3_N维持导通，通过M3_N*续将此时为低电平的Input3输出至OUT，输出至OUT的信号被拉低，直至下一个显示周期内Inputl为高电平，M2_N导通从而将M3_N的栅极的电位拉低为低电平VGL2，M3_N断开，第N输出控制单元停止工作。
[0069]图3是当N为2时，并Inputl和Input2都为正向脉冲信号时，本发明实施例所述的脉冲信号合并电路采用的第一输入脉冲信号Inputl、第二输入脉冲信号Input2和脉冲信号输出端OUT输出的信号的时序图。
[0070]当本发明实施例所述的脉冲信号合并电路采用η沟道耗尽型TFT时，VGLl小于VGL2，例如，VGLl通常为-10V，VGL2通常为-5V ;当本发明实施例所述的脉冲信号合并电路采用η沟道增强型TFT时，VGLl和VGL2可以相同，例如VGLl为-5V，VGL2也为-5V。
[0071]根据另外一种实施方式，当所述N个输入脉冲信号都为负向脉冲信号时，图2中的所有晶体管更换为P型TFT，并由于P型TFT的电气参数和P型TFT参数不完全相同，因此需要修改TFT尺寸，并且将图2中的低电平VGL2更换为高电平VGH才能实现负向脉冲信号无损合并。图4是当N为2时，并Inputl和Input2都为负向脉冲信号时，本发明实施例所述的脉冲信号合并电路采用的第一输入脉冲信号Inputl、第二输入脉冲信号Input2和脉冲信号输出端OUT输出的信号的时序图。
[0072]如图2所示的脉冲信号合并电路在实际操作时，由于TFT的漏电有可能使得在需要拉低输出脉冲信号时第三控制晶体管的栅极的电位不能维持为高电平，因此本发明进一步采用输出无效控制单元来拉低输出脉冲信号。
[0073]优选的，本发明实施例所述的脉冲信号合并电路还包括:
[0074]输出无效控制单元，分别接入所述N个输入脉冲信号，并与该脉冲信号输出端连接，用于当该N个输入脉冲信号都无效时，控制向该脉冲信号输出端输出无效的电平信号。
[0075]具体的，所述输出无效控制单元可以包括栅极电位控制晶体管、无效控制晶体管和分别接入所述N个输入脉冲信号的N个有效控制晶体管，其中，
[0076]所述栅极电位控制晶体管，栅极和第一极接入第二电平；
[0077]所述无效控制晶体管，栅极与该栅极电位控制晶体管的第二极连接，第一极与该脉冲信号输出端连接，第二极接入第一电平；
[0078]第m有效控制晶体管，栅极接入第m输入脉冲信号，第一极与该无效控制晶体管的栅极连接，第二极接入第三电平，m为小于或等于N的正整数；
[0079]所述第二电平控制使得该栅极电位控制晶体管导通；
[0080]当该第m输入脉冲信号有效时，该第m有效控制晶体管导通，使得该无效控制晶体管的栅极接入该第三电平，从而该无效控制晶体管断开；
[0081]当该N个输入脉冲信号都无效时，该无效控制晶体管的栅极接入该第二电平，从而该无效控制晶体管导通，所述脉冲信号输出端接入第一电平。
[0082]根据一种【具体实施方式】，如图5所示，所述N个输入脉冲信号都为正向脉冲信号，图5所示的脉冲信号合并电路中的所有晶体管都采用η型TFT ;
[0083]在图2的基础上，图5还增加了输出无效控制单元；
[0084]该输出无效控制单元包括:
[0085]栅极电位控制晶体管Μ7、无效控制晶体管Μ8和分别接入所述N个输入脉冲信号的N个有效控制晶体管(在图5中,第一有效控制晶体管标识为M6_l,第二有效控制晶体管标识为Μ6_2，第三有效控制晶体管标识为Μ6_3，第N有效控制晶体管标识为Μ6_Ν)其中，
[0086]所述栅极电位控制晶体管M7，栅极和第一极接入高电平VGH ；
[0087]所述无效控制晶体管M8，栅极与该栅极电位控制晶体管M7的第二极连接，第一极与该脉冲信号输出端OUT连接，第二极接入低电平VGL2 ；
[0088]第一有效控制晶体管M6_l，栅极接入第一输入脉冲信号Inputl，第一极与该无效控制晶体管M8的栅极连接，第二极接入低电平VGL1 ；
[0089]第二有效控制晶体管M6_2，栅极接入第一二输入脉冲信号Input2，第一极与该无效控制晶体管M8的栅极连接，第二极接入低电平VGL1 ；
[0090]第三有效控制晶体管M6_3,栅极接入第三输入脉冲信号Input3,第一极与该无效控制晶体管M8的栅极连接，第二极接入低电平VGL1 ；
[0091]第N有效控制晶体管M6_N,栅极接入第N输入脉冲信号InputN,第一极与该无效控制晶体管M8的栅极连接，第二极接入低电平VGL1 ；
[0092]当任一输入脉冲信号为高电平时，该输入脉冲信号接入的有效控制晶体管导通，使得该无效控制晶体管的栅极接入该低电平VGL1，从而该无效控制晶体管M8断开；
[0093]当该N个输入脉冲信号都为低电平时，该无效控制晶体管M8的栅极接入高电平VGH，从而该无效控制晶体管M8导通，所述脉冲信号输出端OUT接入低电平VGL2，输出脉冲信号被拉低，这样即使存在M3_N的栅极漏电情况，(即依靠正常的输入控制单元无法实现VGL2低电平信号的输出时)输出脉冲信号也可以保证被拉低。
[0094]根据另外一种实施方式，如图6所示，当所述N个输入脉冲信号都为负向脉冲信号时，图5中的所有晶体管更换为p型TFT，并由于p型TFT的电气参数和η型TFT参数不完全相同，因此需要修改TFT尺寸，并且将图5中的低电平VGL2和低电平VGL1更换为高电平VGH，将图5中的高电平VGH更换为低电平VGL1，才能实现负向脉冲信号无损合并。
[0095]本发明实施例所述的显示面板，包括上述的脉冲信号合并电路；
[0096]所述脉冲信号合并电路用于通过脉冲信号输出端为所述显示面板提供栅极驱动信号。
[0097]优选的，所述显示面板可以为0LED显示面板。
[0098]本发明实施例所述的显示装置包括上述的显示面板。
[0099]以上所述是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【权利要求】
1.一种脉冲信号合并电路，用于将N个输入脉冲信号合并为输出脉冲信号，所述N个输入脉冲信号在每一显示周期内依次有效，N为大于1的整数，其特征在于，所述脉冲信号合并电路包括N个输出控制单元和脉冲信号输出端，其中， 第η输出控制单元，第一控制端接入第η输入脉冲信号，第二控制端接入第η+1输入脉冲信号，输出端与该脉冲信号输出端连接，用于在每一显示周期内，在该第η输入脉冲信号首次有效之后而该第η+1输入脉冲信号首次有效之前的时间段内，控制向该脉冲信号输出端输出该第η输入脉冲信号；η为小于Ν的正整数； 第Ν输出控制单元，第一控制端接入第Ν输入脉冲信号，第二控制端接入第一输入脉冲信号，输出端与该脉冲信号输出端连接，用于在每一显示周期内在该第Ν输入脉冲信号首次有效之后直至在下一显示周期内第一输入脉冲信号首次有效之前的时间段，控制向该脉冲信号输出端输出该第Ν输入脉冲信号。
2.如权利要求1所述的脉冲信号合并电路，其特征在于，每一所述输出控制单元分别包括: 第一输出控制晶体管，栅极和第一极为该输出控制单元的第一控制端； 第二输出控制晶体管，栅极为该输出控制单元的第二控制端，第一极与该第一输出控制晶体管的第二极连接，第二极接入第一电平； 以及，第三输出控制晶体管，栅极与该第一输出控制晶体管的第二极连接，第一极与该第一控制端连接，第二极与该脉冲信号输出端连接； 当所述第二输出控制晶体管导通而所述第三输出控制晶体管的栅极接入所述第一电平时，所述第三输出控制晶体管断开。
3.如权利要求2所述的脉冲信号合并电路，其特征在于， 所述Ν个输入脉冲信号都为正向脉冲信号，所述第一输出控制晶体管、所述第二输出控制晶体管和所述第三控制晶体管都为η型TFT，第一电平为低电平； 或者，所述Ν个输入脉冲信号都为负向脉冲信号，所述第一输出控制晶体管、所述第二输出控制晶体管和所述第三控制晶体管都为Ρ型TFT，第一电平为高电平。
4.如权利要求1至3中任一权利要求所述的脉冲信号合并电路，其特征在于，还包括: 输出无效控制单元，分别接入所述Ν个输入脉冲信号，并与该脉冲信号输出端连接，用于当该Ν个输入脉冲信号都无效时，控制向该脉冲信号输出端输出无效的电平信号。
5.如权利要求4所述的脉冲信号合并电路，其特征在于，所述输出无效控制单元包括栅极电位控制晶体管、无效控制晶体管和分别接入所述Ν个输入脉冲信号的Ν个有效控制晶体管，其中， 所述栅极电位控制晶体管，栅极和第一极接入第二电平； 所述无效控制晶体管，栅极与该栅极电位控制晶体管的第二极连接，第一极与该脉冲信号输出端连接，第二极接入第一电平； 第m有效控制晶体管，栅极接入第m输入脉冲信号，第一极与该无效控制晶体管的栅极连接，第二极接入第三电平，m为小于或等于N的正整数； 所述第二电平控制使得该栅极电位控制晶体管导通； 当该第m输入脉冲信号有效时，该第m有效控制晶体管导通，使得该无效控制晶体管的栅极接入该第三电平，从而该无效控制晶体管断开； 当该N个输入脉冲信号都无效时，该无效控制晶体管的栅极接入该第二电平，从而该无效控制晶体管导通，所述脉冲信号输出端接入第一电平。
6.如权利要求5所述的脉冲信号合并电路,其特征在于， 所述Ν个输入脉冲信号都为正向脉冲信号，所述栅极电位控制晶体管、所述无效控制晶体管和所述Ν个有效控制晶体管都为η型TFT，所述第一电平为低电平，所述第二电平为高电平，所述第三电平为低电平； 或者，所述Ν个输入脉冲信号都为负向脉冲信号，所述栅极电位控制晶体管、所述无效控制晶体管和所述Ν个有效控制晶体管都为ρ型TFT，所述第一电平为高电平，所述第二电平为低电平，所述第三电平为高电平。
7.—种显示面板，其特征在于，包括如权利要求1至6中任一权利要求所述的脉冲信号合并电路； 所述脉冲信号合并电路用于通过脉冲信号输出端为所述显示面板提供栅极驱动信号。
8.如权利要求7所述的显示面板，其特征在于，所述显示面板为OLED显示面板。
9.一种显示装置，其特征在于，包括如权利要求7或8所述的显示面板。
【文档编号】G09G3/32GK104252843SQ201410490231
【公开日】2014年12月31日 申请日期:2014年9月23日 优先权日:2014年9月23日
【发明者】李全虎, 宋琛 申请人:京东方科技集团股份有限公司