一种内嵌式栅极驱动电路及其像素阵列结构的制作方法
【专利摘要】本发明提供一种内嵌式栅极驱动电路及其像素阵列结构。该电路包括：第一开关管，其控制端耦接至第一时钟信号线；第二开关管，其控制端耦接至第一开关管的第二端从而形成一公共节点，其第一端耦接至第二时钟信号线；第三开关管，其控制端耦接至第一电压总线，其第二端耦接至第二电压总线；第四开关管，其控制端耦接至第四时钟信号线，其第二端耦接至第二电压总线；以及一电容，跨接于第二开关管的控制端与第二端之间。相比于现有技术，本发明的第一开关管至第四开关管分别透过不同的控制信号线加以控制，且这些开关管平均分布在单个像素的四个子像素单元中，从而可最大限度地降低像素开口率的损失。
【专利说明】一种内嵌式栅极驱动电路及其像素阵列结构
【技术领域】
[0001]本发明涉及一种液晶面板的栅极驱动电路，尤其涉及一种内嵌式栅极驱动电路及其像素阵列结构。
【背景技术】
[0002]当前，液晶面板主要包括相对设置的一薄膜晶体管阵列基板(Thin FiImTransistor Array Substrate)和一彩色滤光片基板(Color Filter Substrate)。其中，薄膜晶体管阵列基板包括一像素阵列，该像素阵列中的每个像素具有一个薄膜晶体管(TFT，Thin Film Transistor),其栅极电性连接至水平方向的扫描线,漏极电性连接至垂直方向的数据线，而源极电性连接至像素电极。若在水平方向的某一条扫描线施加足够的正电压，会使得该条扫描线上的所有TFT打开，此时该条扫描线对应的像素电极会与垂直方向的数据线连接，而将数据线的视讯信号电压写入像素中，从而控制不同液晶的透光度进而达到控制色彩的效果。
[0003]在现有技术中，很多驱动电路主要是由液晶面板外黏接集成电路(例如，栅极驱动IC或源极驱动IC)来完成。相比之下，阵列基板行驱动(Gate driver On Array, GOA)技术是直接将薄膜晶体管的栅极驱动电路制作在阵列基板上，以代替由外接硅芯片制作的驱动芯片。由于GOA电路可直接制作于液晶面板周围，不仅简化了制程工艺，而且还可降低产品成本，提高TFT-LCD面板的集成度，使面板趋向于更加薄型化。
[0004]然而，当面板的像素与内嵌式栅极驱动电路(in-pixel G0A)相结合时，其控制信号和薄膜晶体管的布局或走线方式往往会占用大量的空间，进而导致像素开口率降低。有鉴于此，如何设计一种内嵌式栅极驱动电路，或者对现有的电路架构进行改进，从而克服现有的上述缺陷和不足，是业内相关技术人员亟待解决的一项课题。
【发明内容】
[0005]针对现有技术中的内嵌式栅极驱动电路所存在的上述缺陷，本发明提供了一种新颖的、可提高像素开口率的内嵌式栅极驱动电路及其像素阵列结构。
[0006]依据本发明的一个方面，提供了一种内嵌式栅极驱动电路，包括:
[0007]—第一开关管，包括一第一端、一第二端和一控制端，所述第一开关管的控制端电性耦接至一第一时钟信号线，所述第一开关管的第一端电性耦接至一第G(n-l)条扫描线；
[0008]一第二开关管，包括一第一端、一第二端和一控制端，所述第二开关管的控制端电性耦接至所述第一开关管的第二端从而形成一公共节点，所述第二开关管的第一端电性耦接至一第二时钟信号线，所述第二开关管的第二端电性耦接一第G(n)条扫描线；
[0009]一第三开关管，包括一第一端、一第二端和一控制端，所述第三开关管的控制端电性耦接至一第一电压总线，所述第三开关管的第一端电性耦接至所述公共节点，所述第三开关管的第二端电性耦接至一第二电压总线；
[0010]一第四开关管，包括一第一端、一第二端和一控制端，所述第四开关管的控制端电性耦接至一第四时钟信号线，所述第四开关管的第一端电性耦接至所述第二开关管的第二端以及所述第G(n)条扫描线，所述第四开关管的第二端电性耦接至所述第二电压总线；以及
[0011]一电容，跨接于所述第二开关管的控制端与第二端之间。
[0012]在其中的一实施例，所述第一开关管至所述第四开关管均为薄膜晶体管。
[0013]在其中的一实施例，所述第一时钟信号线、所述第二时钟信号线和所述第四时钟信号线彼此平行且均沿竖直方向设置。
[0014]在其中的一实施例，所述第一电压总线和所述第二电压总线均沿水平方向设置。
[0015]依据本发明的另一个方面，提供了一种内嵌式栅极驱动电路的像素阵列结构，该像素阵列结构包括多个像素，每一像素包括:
[0016]一第一子像素单元，包括一第一开关管，所述第一开关管的控制端电性耦接至一第一时钟信号线，所述第一开关管的第一端电性耦接至一第G(n-l)条扫描线；
[0017]一第二子像素单元，包括一第二开关管，所述第二开关管的控制端电性耦接至所述第一开关管的第二端从而形成一公共节点，所述第二开关管的第一端电性耦接至一第二时钟信号线，所述第二开关管的第二端电性耦接至一第G(n)条扫描线；
[0018]一第三子像素单元，包括一第三开关管，所述第三开关管的控制端电性耦接至一第一电压总线，所述第三开关管的第一端电性耦接至所述公共节点，所述第三开关管的第二端电性耦接至一第二电压总线；以及
[0019]一第四子像素单元，包括一第四开关管，所述第四开关管的控制端电性耦接至一第四时钟信号线，所述第四开关管的第一端电性耦接至所述第二开关管的第二端以及所述第G (η)条扫描线，所述第四开关管的第二端电性耦接至所述第二电压总线，
[0020]其中，所述像素还包括一电容，所述电容分散设置于所述第一子像素单元、所述第三子像素单元和所述第四子像素单元。
[0021]在其中的一实施例，所述第一开关管至所述第四开关管均为薄膜晶体管。
[0022]在其中的一实施例，所述第一时钟信号线、所述第二时钟信号线和所述第四时钟信号线彼此平行且均沿竖直方向设置。
[0023]在其中的一实施例，所述第一电压总线和所述第二电压总线沿水平方向交错设置。
[0024]在其中的一实施例，在同一行的多个像素中，各自的第一开关管、第二开关管、第三开关管和第四开关管分别电性耦接至相对应的同一时钟信号线。
[0025]在其中的一实施例，在不同行的多个像素中，各自的第一开关管、第二开关管、第三开关管或第四开关管电性耦接至不同的时钟信号线。
[0026]采用本发明的内嵌式栅极驱动电路及其像素阵列结构，其所有的控制信号线和薄膜晶体管平均分散至整个像素阵列中，在同一行的多个像素中，第一开关管至第四开关管分别电性耦接至相对应的同一时钟信号线，而在不同行的多个像素中，第一开关管至第四开关管中的任意一个电性耦接至不同的时钟信号线。相比于现有技术，本发明的第一开关管至第四开关管分别透过不同的控制信号线加以控制，且这些开关管平均分布在单个像素的四个子像素单元中，从而可最大限度地降低像素开口率的损失。
【专利附图】
【附图说明】
[0027]读者在参照附图阅读了本发明的【具体实施方式】以后，将会更清楚地了解本发明的各个方面。其中，
[0028]图1示出依据本发明的一实施方式的内嵌式栅极驱动电路图；以及
[0029]图2示出依据本发明的一实施方式的内嵌式栅极驱动电路的像素阵列结构的布局不意图。
【具体实施方式】
[0030]为了使本申请所揭示的技术内容更加详尽与完备，可参照附图以及本发明的下述各种具体实施例，附图中相同的标记代表相同或相似的组件。然而，本领域的普通技术人员应当理解，下文中所提供的实施例并非用来限制本发明所涵盖的范围。此外，附图仅仅用于示意性地加以说明，并未依照其原尺寸进行绘制。
[0031]下面参照附图，对本发明各个方面的【具体实施方式】作进一步的详细描述。
[0032]图1示出依据本发明的一实施方式的内嵌式栅极驱动电路图。参照图1，本发明的内嵌式栅极驱动电路包括一第一开关管Ml、一第二开关管M2、一第三开关管M3、一第四开关管M4以及一电容C。例如，开关管Ml?M4均为薄膜晶体管。由于该电路具有四个开关管和一个电容，因此上述内嵌式栅极驱动电路也可称作“4T1C”电路架构。
[0033]详细而言，第一开关管Ml的栅极电性耦接至一第一时钟信号线CK1。第一开关管Ml的漏极(或源极)电性耦接至一第G (η-l)条扫描线。第二开关管M2的栅极电性耦接至第一开关管Ml的源极从而形成一公共节点Q。第二开关管M2的漏极电性耦接至一第二时钟信号线CK2。第二开关管M2的源极电性耦接至一第G(n)条扫描线。容易知晓，第G(n_l)条扫描线与第G(n)条扫描线为相互紧邻的两条扫描线。此外，第一时钟信号线CKl与第二时钟信号线CK2可为PWM信号，且它们之间具有一预设的相位差。
[0034]第三开关管M3的栅极电性耦接至一第一电压总线Vst。第三开关管M3的漏极电性耦接至上述公共节点Q。第三开关管M3的源极电性耦接至一第二电压总线VGL。第四开关管M4的栅极电性耦接至一第四时钟信号线CK4。第四开关管M4的漏极电性耦接至第二开关管M2的源极以及第G(n)条扫描线。第四开关管M4的源极电性耦接至第二电压总线VGL0并且，电容C跨接于第二开关管M2的栅极与源极之间，或者说，电容C的一端连接至公共节点Q，另一端连接至第G(η)条扫描线。
[0035]在一具体实施例，第一时钟信号线CK1、第二时钟信号线CK2和第四时钟信号线CK4彼此平行且均沿竖直方向(或称为Y方向)设置。
[0036]在一具体实施例，第一电压总线Vst和第二电压总线VGL均沿水平方向设置。
[0037]图2示出依据本发明的一实施方式的内嵌式栅极驱动电路的像素阵列结构的布局示意图。该内嵌式栅极驱动电路的像素阵列结构包括多个像素。每一像素包括一第一子像素单元Ρ1、一第二子像素单元Ρ2、一第三子像素单元Ρ3和一第四子像素单元Ρ4。
[0038]参照图2，以第G(n-l)条扫描线与第G(n)条扫描线之间的像素为例，第一子像素单元Pl包括第一开关管Ml，该第一开关管Ml的栅极电性耦接至第一时钟信号线CKl，该第一开关管的漏极电性稱接至一第G(n-l)条扫描线。
[0039]第二子像素单元P2包括第二开关管M2，该第二开关管M2的栅极电性耦接至第一开关管Ml的源极从而形成一公共节点Q，该第二开关管M2的漏极电性耦接至一第二时钟信号线CK2，该第二开关管M2的源极电性耦接至一第G(n)条扫描线。
[0040]第三子像素单元P3包括第三开关管M3，该第三开关管M3的栅极电性耦接至一第一电压总线Vst，该第三开关管M3的漏极电性耦接至公共节点Q，该第三开关管M3的源极电性耦接至一第二电压总线VGL。
[0041 ] 第四子像素单元P4包括第四开关管M4，该第四开关管M4的栅极电性耦接至一第四时钟信号线CK4，该第四开关管M4的漏极电性耦接至第二开关管M2的源极以及第G(n)条扫描线，该第四开关管M4的源极电性耦接至第二电压总线VGL。并且，该像素还包括一电容C，电容C分散设置于第一子像素单元P1、第三子像素单元P3和第四子像素单元P4。
[0042]第一时钟信号线CK1、第二时钟信号线CK2和第四时钟信号线CK4彼此平行且均沿竖直方向设置。较佳地，该像素阵列结构还包括一第三时钟信号线CK3，用以提供某一特定像素行中的各像素的开关控制信号。例如，在第G(n-2)条扫描线与第G(n-l)条扫描线之间的每一像素中，第四开关管M4的栅极电性耦接至第三时钟信号线CK3。
[0043]第一电压总线Vst和第二电压总线VGL沿水平方向交错设置。例如，第一电压总线Vst设置在第G(η-l)条扫描线与第G(n)条扫描线之间，而第二电压总线VGL设置在第G(η)条扫描线与第G(n+1)条扫描线之间。此外，第一电压总线Vst与第二电压总线VGL交错设置在水平方向。
[0044]在一具体实施例，于同一行的多个像素中，各自的第一开关管Ml、第二开关管M2、第三开关管M3和第四开关管M4分别电性耦接至相对应的同一时钟信号线。比如，在第一行中(即第G(n-2)条扫描线与第G(n-l)条扫描线之间的像素行)，所有的第一开关管Ml的栅极电性耦接至第四时钟信号线CK4，所有的第二开关管M2的漏极电性耦接至第一时钟信号线CK1，所有的第四开关管M4的栅极电性耦接至第三时钟信号线CK3。
[0045]在一具体实施例，于不同行的多个像素中，各自的第一开关管Ml、第二开关管M2、第三开关管M3或第四开关管M4电性耦接至不同的时钟信号线。比如，在第一行中(即第G(n-2)条扫描线与第G(n-l)条扫描线之间的像素行)，所有的第一开关管Ml的栅极电性耦接至第四时钟信号线CK4 ;在第二行中(即第G(n-l)条扫描线与第G(n)条扫描线之间的像素行)，所有的第一开关管Ml的栅极电性耦接至第一时钟信号线CKl ;在第三行中(即第G(n)条扫描线与第G(n+1)条扫描线之间的像素行)，所有的第一开关管Ml的栅极电性耦接至第二时钟信号线CK2。
[0046]采用本发明的内嵌式栅极驱动电路及其像素阵列结构，其所有的控制信号线和薄膜晶体管平均分散至整个像素阵列中，在同一行的多个像素中，第一开关管至第四开关管分别电性耦接至相对应的同一时钟信号线，而在不同行的多个像素中，第一开关管至第四开关管中的任意一个电性耦接至不同的时钟信号线。相比于现有技术，本发明的第一开关管至第四开关管分别透过不同的控制信号线加以控制，且这些开关管平均分布在单个像素的四个子像素单元中，从而可最大限度地降低像素开口率的损失。
[0047]上文中，参照附图描述了本发明的【具体实施方式】。但是，本领域中的普通技术人员能够理解，在不偏离本发明的精神和范围的情况下，还可以对本发明的【具体实施方式】作各种变更和替换。这些变更和替换都落在本发明权利要求书所限定的范围内。
【权利要求】
1.一种内嵌式栅极驱动电路，其特征在于，所述内嵌式栅极驱动电路包括: 一第一开关管，包括一第一端、一第二端和一控制端，所述第一开关管的控制端电性耦接至一第一时钟信号线，所述第一开关管的第一端电性耦接至一第G(n-l)条扫描线；一第二开关管，包括一第一端、一第二端和一控制端，所述第二开关管的控制端电性耦接至所述第一开关管的第二端从而形成一公共节点，所述第二开关管的第一端电性耦接至一第二时钟信号线，所述第二开关管的第二端电性耦接一第G(n)条扫描线； 一第三开关管，包括一第一端、一第二端和一控制端，所述第三开关管的控制端电性耦接至一第一电压总线，所述第三开关管的第一端电性耦接至所述公共节点，所述第三开关管的第二端电性耦接至一第二电压总线； 一第四开关管，包括一第一端、一第二端和一控制端，所述第四开关管的控制端电性耦接至一第四时钟信号线，所述第四开关管的第一端电性耦接至所述第二开关管的第二端以及所述第G(n)条扫描线，所述第四开关管的第二端电性耦接至所述第二电压总线；以及一电容，跨接于所述第二开关管的控制端与第二端之间。
2.根据权利要求1所述的内嵌式栅极驱动电路，其特征在于，所述第一开关管至所述第四开关管均为薄膜晶体管。
3.根据权利要求1所述的内嵌式栅极驱动电路，其特征在于，所述第一时钟信号线、所述第二时钟信号线和所述第四时钟信号线彼此平行且均沿竖直方向设置。
4.根据权利要求1所述的内嵌式栅极驱动电路，其特征在于，所述第一电压总线和所述第二电压总线均沿水平方向设置。
5.一种内嵌式栅极驱动电路的像素阵列结构，其特征在于，所述像素阵列结构包括多个像素，每一像素包括: 一第一子像素单元，包括一第一开关管，所述第一开关管的控制端电性耦接至一第一时钟信号线，所述第一开关管的第一端电性耦接至一第G(n-l)条扫描线； 一第二子像素单元，包括一第二开关管，所述第二开关管的控制端电性耦接至所述第一开关管的第二端从而形成一公共节点，所述第二开关管的第一端电性耦接至一第二时钟信号线，所述第二开关管的第二端电性耦接至一第G(n)条扫描线； 一第三子像素单元，包括一第三开关管，所述第三开关管的控制端电性耦接至一第一电压总线，所述第三开关管的第一端电性耦接至所述公共节点，所述第三开关管的第二端电性耦接至一第二电压总线；以及 一第四子像素单元，包括一第四开关管，所述第四开关管的控制端电性耦接至一第四时钟信号线，所述第四开关管的第一端电性耦接至所述第二开关管的第二端以及所述第G (η)条扫描线，所述第四开关管的第二端电性耦接至所述第二电压总线， 其中，所述像素还包括一电容，所述电容分散设置于所述第一子像素单元、所述第三子像素单元和所述第四子像素单元。
6.根据权利要求5所述的像素阵列结构，其特征在于，所述第一开关管至所述第四开关管均为薄膜晶体管。
7.根据权利要求5所述的像素阵列结构，其特征在于，所述第一时钟信号线、所述第二时钟信号线和所述第四时钟信号线彼此平行且均沿竖直方向设置。
8.根据权利要求5所述的像素阵列结构，其特征在于，所述第一电压总线和所述第二电压总线沿水平方向交错设置。
9.根据权利要求5所述的像素阵列结构，其特征在于，在同一行的多个像素中，各自的第一开关管、第二开关管、第三开关管和第四开关管分别电性耦接至相对应的同一时钟信号线。
10.根据权利要求5所述的像素阵列结构，其特征在于，在不同行的多个像素中，各自的第一开关管、第二开关管、第三开关管或第四开关管电性耦接至不同的时钟信号线。
【文档编号】G09G3/36GK104409064SQ201410734023
【公开日】2015年3月11日 申请日期:2014年12月4日 优先权日:2014年12月4日
【发明者】柯健专, 蔡孟杰 申请人:友达光电股份有限公司