像素单元以及像素阵列的制作方法
【技术领域】
[0001]本发明是有关于一种像素单元以及像素阵列，且特别是有关于一种具有共用连接部的像素单元以及像素阵列。
【背景技术】
[0002]随着科技的进步，显示器的技术也不断地发展。轻、薄、短、小的平面显示器(FlatPanel Display，FPD)逐渐取代传统厚重的阴极映像管显示器(Cathode Ray Tube,CRT)。在现行的显示器产品当中，为了增加画面清晰度，会在像素单元中设计连接到共用准位的晶体管以及共用电极线，以产生分压效果。
【发明内容】
[0003]本发明提供一种像素单元以及像素阵列，其能有效增加开口率，并防止透明电极材料短路或是断线的问题，以提高显示器的良率以及品质。
[0004]本发明提供一种像素单元，其包括扫描线、第一数据线、第二数据线、第一像素结构、第二像素结构、第一共用电极线、第二共用电极线以及共用连接部。第一像素结构包括第一开关元件、第一主像素电极、第一子像素电极以及第一主动元件。第二像素结构包括第二开关元件、第二主像素电极、第二子像素电极以及第二主动元件。第一主像素电极以及第一子像素电极分别配置于扫描线的两侧且与第一开关元件电连接。第一主动元件与第一开关元件电连接。第二像素结构包括第二开关元件、第二主像素电极、第二子像素电极以及第二主动元件。第二主像素电极以及第二子像素电极分别配置于扫描线的两侧且与第二开关元件电连接。第二主动元件与第二开关元件电连接。第一共用电极线配置于第一主像素电极以及第二主像素电极之间。第二共用电极线配置于第一子像素电极以及第二子像素电极之间，且第一共用电极线与第二共用电极线于扫描线通过之处彼此分离。共用连接部电连接第一共用电极线与第二共用电极线。
[0005]本发明提供一种像素阵列，其包括多个上述像素单元，且像素单元重复排列成一阵列。像素单元的第一像素结构以及第二像素结构在第一方向上交错排列，以定义出多个行，且第一像素结构以及第二像素结构在第二方向上交错排列，以定义出多个列。其中，第一方向不同于第二方向。
[0006]基于上述，本发明的像素结构以及像素阵列利用跨线衔接的方式增加开口率。另一方面，由于本发明的像素结构以及像素阵列的设计能够使得桥接电极与像素电极具有较大的距离，因此能够避免桥接电极与像素电极之间的短路问题的发生。除此之外，通过本发明的像素结构以及像素阵列的设计，亦能避免桥接电极断线，以提高显示器的良率。
[0007]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0008]图1是本发明一实施例的像素阵列的上视示意图；
[0009]图2是图1的像素阵列中的像素单元的上视示意图；
[0010]图3是根据图2的剖线A-A’的剖面示意图；
[0011 ]图4是根据图2的剖线B-B，的剖面示意图；
[0012]图5是本发明另一实施例的像素阵列中的像素单元的上视示意图；
[0013]图6是根据图5的剖线A-A’的剖面示意图；
[0014]图7是根据图5的剖线B-B’的剖面示意图。
[0015]附图标记
[0016]U、U’:像素单元
[0017]P1:第一像素结构
[0018]P2:第二像素结构
[0019]DL1:第一数据线
[0020]DL2:第二数据线
[0021]SL:扫描线
[0022]A1:第一开关元件
[0023]A2:第二开关元件
[0024]TFT1:第一薄膜晶体管
[0025]TFT2:第二薄膜晶体管
[0026]TFT3:第三薄膜晶体管
[0027]TFT4:第四薄膜晶体管
[0028]G1、G2、G3、G4:栅极
[0029]S1、S2、S3、S4:源极
[0030]D1、D2、D3、D4:漏极
[0031]CH1、CH2、CH3、CH4:通道层
[0032]GT1:第一栅极
[0033]GT2:第二栅极
[0034]ST1:第一源极
[0035]ST2:第二源极
[0036]DT1:第一漏极
[0037]DT2:第二漏极
[0038]CHT1:第一通道层
[0039]CHT2:第二通道层
[0040]PEM1:第一主像素电极[0041 ]PEM2:第二主像素电极
[0042]PES1:第一子像素电极
[0043]PES2:第二子像素电极
[0044]CL1:第一共用电极线
[0045]CL2:第二共用电极线
[0046]CN:共用连接部
[0047]Cl:第一接触窗
[0048]C2:第二接触窗
[0049]C3:第三接触窗
[0050]C4:第四接触窗[0051 ]C5:第五接触窗
[0052]C6:第六接触窗
[0053]C7:第七接触窗
[0054]CG1:第一栅绝缘层接触窗
[0055]CG2:第二栅绝缘层接触窗
[0056]Βι?Bn:列
[0057]Ri?Rm:行
[0058]MD:第一方向
[0059]TD:第二方向
[0060]G1:栅绝缘层
[0061]100:基板
[0062]200:绝缘层
【具体实施方式】
[0063]图1是本发明一实施例的像素阵列PA的上视示意图。请参照图1，像素阵列PA包括多个重复排列的像素单元U。像素单元U包括扫描线SL、第一数据线DL1、第二数据线DL2、第一像素结构P1、第二像素结构P2、第一共用电极线CL1、第二共用电极线CL2以及共用连接部
CNo
[0064]在本实施例中，第一像素结构P1以及第二像素结构P2在第一方向TD上交错排列，以定义出多个列Βι?Bn。另一方面，第一像素结构P1以及第二像素结构P2在与第一方向TD不同的第二方向MD上交错排列，以定义出多个行。具体来说，在第Μ行上，第一像素结构Ρ1会位于第Ν列，且第二像素结构Ρ2会位于第Ν+1列。另一方面，在第Μ+1行上，第一像素结构Ρ1会位于第Ν+1列，且第二像素结构Ρ2会位于第Ν列。举例来说，若N=1且Μ=2，则在第2行上，第一像素结构Ρ1会位于第1列而第二像素结构Ρ2会位于第2列。另一方面，在第3行上，第一像素结构Ρ1会位于第2列而第二像素结构Ρ2会位于第1列。换言之，在本实施例中，第一像素结构Ρ1为棋盘格状排列，且第二像素结构Ρ2亦为棋盘格状排列，如图1所示。另一方面，在第Μ行上，共用连接部CN位于第Ν列以及第Ν+1列之间，且在第Μ+1行上，共用连接部CN位于第Ν+1列以及第Ν+2列之间。举例来说，在第2行上，共用连接部CN位于第1列以及第2列之间，且在第3行上，共用连接部CN会位于第2列以及第3列之间。
[0065]图2是图1的像素阵列ΡΑ中的像素单元U的上视示意图。请参照图2，如前述，像素单元U包括扫描线SL、第一数据线DL1、第二数据线DL2、第一像素结构Ρ1、第二像素结构Ρ2、第一共用电极线CL1、第二共用电极线CL2以及共用连接部CN。第一像素结构Ρ1包括第一开关元件Α1、第一主像素电极ΡΕΜ1、第一子像素电极PES1以及第一主动元件Τ1。另一方面，第二像素结构Ρ2包括第二开关元件Α2、第二主像素电极ΡΕΜ2、第二子像素电极PES2以及第二主动元件Τ2。
[0066]图3是根据图2的剖线A-A’的剖面示意图。图4是根据图2的剖线B-B’的剖面示意图。请同时参照图2至图4，以下将详细说明像素单元U的形成方式。首先，在基板100上形成第一金属材料层(未绘示)并图案化第一金属材料层以形成扫描线SL、多个栅极G1?G4、第一栅极GT1、第二栅极GT2、第一共用电极线CL1以及第二共用电极线CL2。换言之，扫描线SL、栅极G1?G4、第一栅极GT1、第二栅极GT2、第一共用电极线CL1以及第二共用电极线CL2属于同一膜层。基板100的材质可为玻璃、石英、有机聚合物或是金属等等。另一方面，第一金属材料层一般是使用金属材料。然，本发明不限于此，根据其他实施例，也可以使用其他导电材料，例如:合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导材料的堆叠层。值得注意的