移位寄存器和显示装置的制作方法

本发明涉及一种移位寄存器，且特别涉及一种可提升可靠性的移位寄存器和具有此移位寄存器的显示装置。

背景技术：

随着薄膜晶体管(thin film transistor；TFT)液晶显示技术的不断进步，将驱动电路整合在显示面板上的技术，例如系统面板(system on glass；SOG)等，已逐渐广泛用于现今的显示装置产品上。另一方面，就薄膜晶体管而言，可用非晶硅(amorphous silicon；a-Si)工艺过程与低温多晶硅(low temperature poly-silicon；LTPS)工艺过程来实现薄膜晶体管的制作。低温多晶硅薄膜晶体管与非晶硅薄膜晶体管的最大差别在于电性与工艺过程复杂程度的差异。低温多晶硅薄膜晶体管拥有较高的载子移动率，然而其工艺过程较为繁杂。非晶硅薄膜晶体管的载子移动率虽然不如低温多晶硅薄膜晶体管，但其工艺过程较为简单且成熟，因此在制造成本上具有优势。然而，由于工艺过程能力的限制，导致制造出来的薄膜晶体管的临界电压值会随着外加偏压的影响而逐渐上升，导致无法将驱动电路整合在显示面板上。在现有技术中，使用非晶硅薄膜晶体管为组成元件的闸极驱动电路可能会随着使用时间的增加而造成有多个非晶硅薄膜晶体管元件发生临界电压位移不稳定的现象，导致严重影响闸极驱动电路的正常工作甚至失效。

技术实现要素：

本发明的目的在于提供一种移位寄存器和显示装置，其可抑制薄膜晶体管元件临界电压值的偏移，进而提升显示装置的可靠度。

根据本发明的上述目的，提出一种移位寄存器。此移位寄存器包含预充电单元、上拉单元、第一下拉单元和第二下拉单元。预充电单元接收第一输入信号和第二输入信号，且根据第一输入信号和第二输入信号而由第一节点输出预充电信号。上拉单元耦接预充电单元，其接收预充电信号和时钟信号，且根据预充电信号和时钟信号由第二节点输出扫描信号。第一下拉单元耦接预充电单元和上拉单元，其接收预充电信号、第一下拉控制信号和第二下拉控制信号，且根据预充电信号、第一下拉控制信号和第二下拉控制信号来控制是否将扫描信号下拉至第一参考电位。第二下拉单元耦接预充电单元和上拉单元，其接收预充电信号、第一下拉控制信号和第二下拉控制信号，且根据预充电信号、第一下拉控制信号和第二下拉控制信号来控制是否将扫描信号维持在第一参考电位。上述第一下拉控制信号和上述第二下拉控制信号的周期为12帧至180帧。

依据本发明的一实施例，上述第一下拉控制信号与上述第二下拉控制信号的周期相同，且上述第一下拉控制信号和上述第二下拉控制信号的周期为120帧。

依据本发明的另一实施例，上述第一下拉控制信号与上述第二下拉控制信号实质上互为反相。

依据本发明的另一实施例，上述第一下拉控制信号的上升缘与上述第二下拉控制信号的下降缘的时间间距为2微秒至4微秒。

依据本发明的另一实施例，上述预充电单元包含第一晶体管和第二晶体管。第一晶体管的闸极接收起始信号，第一晶体管的第一源漏极接收顺向输入信号，且第一晶体管的第二源漏极输出预充电信号。第二晶体管的闸极和第一源漏极接收对应移位寄存器的后两级移位寄存器所输出的扫描信号，且第二晶体管的第二源漏极耦接第一晶体管的第二源漏极。

依据本发明的另一实施例，上述预充电单元包含第一晶体管和第二晶体管。第一晶体管的闸极接收对应移位寄存器的前两级移位寄存器所输出的扫描信号，第一晶体管的第一源漏极接收顺向输入信号，且第一晶体管的第二源漏极输出预充电信号。第二晶体管的闸极接收对应移位寄存器的后两级移位寄存器所输出的扫描信号，第二晶体管的第一源漏极接收反向输入信号，且第二晶体管的第二源漏极耦接第一晶体管的第二源漏极。

依据本发明的另一实施例，上述上拉单元包含第三晶体管和电容。第三晶体管的闸极接收预充电信号，第三晶体管的第一源漏极接收时钟信号，且第三晶体管的第二源漏极输出扫描信号。电容的第一端耦接第三晶体管的闸极，且电容的第二端耦接第三晶体管的第二源漏极。

依据本发明的另一实施例，上述第一下拉单元包含第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管。第四晶体管的闸极和第一源漏极输入第一下拉控制信号。第五晶体管的闸极输入第二下拉控制信号，第五晶体管的第一源漏极耦接第一参考电位，且第五晶体管的第二源漏极耦接第四晶体管的第二源漏极。第六晶体管的闸极耦接第一节点，第六晶体管的第一源漏极耦接第一参考电位，且第六晶体管的第二源漏极耦接第四晶体管的第二源漏极。第七晶体管的闸极耦接第六晶体管的第二源漏极，第七晶体管的第一源漏极耦接第一参考电位，且第七晶体管的第二源漏极耦接第一节点。第八晶体管的闸极耦接第六晶体管的第二源漏极，第八晶体管的第一源漏极耦接第二参考电位，且第八晶体管的第二源漏极耦接第二节点。

依据本发明的另一实施例，上述第二下拉单元包含第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管。第九晶体管的闸极和第一源漏极输入第二下拉控制信号。第十晶体管的闸极输入第一下拉控制信号，第十晶体管的第一源漏极耦接第一参考电位，且第十晶体管的第二源漏极耦接第九晶体管的第二源漏极。第十一晶体管的闸极耦接第一节点，第十一晶体管的第一源漏极耦接第一参考电位，且第十一晶体管的第二源漏极耦接第九晶体管的第二源漏极。第十二晶体管的闸极耦接第十一晶体管的第二源漏极，第十二晶体管的第一源漏极耦接第一参考电位，且第十二晶体管的第二源漏极耦接第一节点。第十三晶体管的闸极耦接第十一晶体管的第二源漏极，第十三晶体管的第一源漏极耦接第二参考电位，且第十三晶体管的第二源漏极耦接第二节点。

根据本发明的上述目的，另提出一种显示装置。此显示装置包含显示面板和移位寄存器。其中，移位寄存器为如上所述的移位寄存器，以驱动显示面板。该移位寄存器包含预充电单元、上拉单元、第一下拉单元和第二下拉单元。预充电单元接收第一输入信号和第二输入信号，且根据第一输入信号和第二输入信号而由第一节点输出预充电信号。上拉单元耦接预充电单元，其接收预充电信号和时钟信号，且根据预充电信号和时钟信号由第二节点输出扫描信号。第一下拉单元耦接预充电单元和上拉单元，其接收预充电信号、第一下拉控制信号和第二下拉控制信号，且根据预充电信号、第一下拉控制信号和第二下拉控制信号来控制是否将扫描信号下拉至第一参考电位。第二下拉单元耦接预充电单元和上拉单元，其接收预充电信号、第一下拉控制信号和第二下拉控制信号，且根据预充电信号、第一下拉控制信号和第二下拉控制信号来控制是否将扫描信号维持在第一参考电位。上述第一下拉控制信号和上述第二下拉控制信号的周期为12帧至180帧。

本发明的有益效果在于，其可抑制薄膜晶体管元件临界电压值的偏移，进而提升显示装置的可靠度。

附图说明

为了更完整了解实施例及其优点，现参照结合所附附图所做的下列描述，其中：

图1为显示装置的示意图；

图2为依据本发明第一实施例的闸极驱动电路的示意图；

图3为依据图2的闸极驱动电路中移位寄存器的等效电路图；

图4为依据图3的移位寄存器中下拉控制信号的时序图；

图5为另一显示装置的示意图；

图6为依据本发明第二实施例的闸极驱动电路的示意图；以及

图7为依据图6的闸极驱动电路中移位寄存器的等效电路图。

具体实施方式

以下详细讨论本发明的实施例。然而，可以理解的是，实施例提供许多可应用的概念，其可实施于各式各样的特定内容中。所讨论、公开的实施例仅供说明，并非用以限定本发明的范围。

请参照图1，其为显示装置100的示意图。显示装置100包括显示面板110、源极驱动器120和闸极驱动器130。显示面板110具有多个排列成阵列的像素，其共同用以显示图像。显示面板110可以是例如扭转向列(twisted nematic；TN)型、水平切换(in-plane switching；IPS)型、边缘电场切换(fringe-field switching；FFS)型或垂直配向(vertical alignment；VA)型等各种类型的液晶显示面板，或是有机发光二极管显示(organic light-emitting diode；OLED)面板。源极驱动器120电性连接至显示面板110，其用以将图像数据转换为源极驱动信号，且将源极驱动信号传输至显示面板110。闸极驱动器130用以产生闸极驱动信号，且将闸极驱动信号传输至显示面板110。显示面板110受到源极驱动信号和闸极驱动信号的驱动而显示图像。

请参照图2，其为依据本发明第一实施例的闸极驱动电路200的示意图。闸极驱动电路200适用于图1的显示装置100或是其他类似的显示装置。以下以设置使用于图1的显示装置100为例说明。闸极驱动电路200为闸极驱动器130的一部分。闸极驱动电路200包括时钟信号线L1～L4、起始信号线S、结束信号线R和N级移位寄存器210(1)～210(N)，其中N为大于或等于5的正整数。在一些实施例中，N为4的整数倍。时钟信号线L1～L4用以提供时钟信号C1～C4至对应的移位寄存器210(1)～210(N)。在图2中，时钟信号线L1～L4分别提供时钟信号C1～C4至对应的移位寄存器210(1)～210(N)。此外，起始信号线S提供起始信号STV至第1、2级移位寄存器210(1)、210(2)，且结束信号线R提供结束信号RSTV至第(N-1)、N级移位寄存器210(N-1)、210(N)。移位寄存器210(1)～210(N)分别产生扫描信号OUT(1)～OUT(N)。其中，扫描信号OUT(1)、OUT(2)分别输入至第3、4级移位寄存器210(3)、210(4)，扫描信号OUT(N-1)、OUT(N)分别输入至第(N-3)、(N-2)级移位寄存器210(N-3)、210(N-2)，而其他扫描信号OUT(3)～OUT(N-2)的每一扫描信号输入至其上下两级的移位寄存器。例如，扫描信号OUT(3)输入至移位寄存器210(1)和移位寄存器210(5)。

图3为依据图2的闸极驱动电路200中第i级移位寄存器210(i)的等效电路图，其中i为1至N的正整数。第i级移位寄存器210(i)包括预充电单元310、上拉单元320、第一下拉单元330和第二下拉单元340。

预充电单元310接收输入信号IN1、IN2，且根据输入信号IN1、IN2而由节点X输出预充电信号。预充电单元310包含晶体管M1、M2。在本实施例中，闸极驱动电路200为单向扫描的驱动电路，而在每一移位寄存器210(1)～210(N)中，晶体管M1的闸极接收输入信号IN1，晶体管M1的第一源漏极接收顺向输入信号FW，且晶体管M1的第二源漏极输出预充电信号。晶体管M2的闸极和第一源漏极接收输入信号IN2，且晶体管M2的第二源漏极耦接晶体管M1的第二源漏极。

若移位寄存器210(i)为第1、2级移位寄存器(即i为1、2)，则输入信号IN1为起始信号STV，且输入信号IN2为第(i+2)级移位寄存器210(i+2)输出的扫描信号OUT(i+2)。若移位寄存器210(i)为第3至(N-2)级移位寄存器(即i为3至(N-2)的正整数)，则输入信号IN1为第(i-2)级移位寄存器210(i-2)输出的扫描信号OUT(i-2)，且输入信号IN2为第(i+2)级移位寄存器210(i+2)输出的扫描信号OUT(i+2)。若移位寄存器210(i)为第(N-1)、N级移位寄存器(即i为(N-1)、N)，则输入信号IN1为第(i-2)级移位寄存器210(i-2)输出的扫描信号OUT(i-2)，且输入信号IN2为结束信号RSTV。

上拉单元320耦接预充电单元310，其接收预充电信号和时钟信号CN，且根据预充电信号和时钟信号CN由节点Y输出扫描信号OUT(i)，其中时钟信号CN为时钟信号C1～C4中的任一者。上拉单元320包括晶体管M3和电容Cx。晶体管M3的闸极接收预充电信号，晶体管M3的第一源漏极接收时钟信号CN，且晶体管M3的第二源漏极输出扫描信号OUT(i)。电容Cx的第一端耦接晶体管M3的闸极，且电容Cx的第二端耦接晶体管M3的第二源漏极。

第一下拉单元330耦接预充电单元310和上拉单元320，其接收预充电信号和下拉控制信号GPW1、GPW2，且根据预充电信号和下拉控制信号GPW1、GPW2来控制是否将扫描信号OUT(i)下拉至参考电位VGL。第一下拉单元330包含晶体管M4～M8。晶体管M4～M8可以是非晶硅薄膜晶体管或低温多晶硅薄膜晶体管等，但不限于此。晶体管M4的闸极和第一源漏极输入下拉控制信号GPW1。晶体管M5的闸极输入下拉控制信号GPW2，晶体管M5的第一源漏极耦接参考电位VGL，且晶体管M5的第二源漏极耦接晶体管M4的第二源漏极。晶体管M6的闸极耦接节点X，晶体管M6的第一源漏极耦接参考电位VGL，且晶体管M6的第二源漏极耦接晶体管M4的第二源漏极。晶体管M7的闸极耦接晶体管M6的第二源漏极，晶体管M7的第一源漏极耦接参考电位VGL，且晶体管M7的第二源漏极耦接节点X。晶体管M8的闸极耦接晶体管M6的第二源漏极，晶体管M8的第一源漏极耦接参考电位VGL，且晶体管M8的第二源漏极耦接节点Y。在下拉控制信号GPW1为低电位且下拉控制信号GPW2为高电位时，节点P处在低电位状态，而在下拉控制信号GPW1为高电位且下拉控制信号GPW2为低电位时，节点P处在高电位状态。

第二下拉单元340耦接预充电单元310和上拉单元320，其接收预充电信号和下拉控制信号GPW1、GPW2，且根据预充电信号和下拉控制信号GPW1、GPW2来控制是否将扫描信号OUT(i)维持在参考电位VGL。第二下拉单元340包含晶体管M9～M13。晶体管M9～M13可以是非晶硅薄膜晶体管或低温多晶硅薄膜晶体管等，但不限于此。晶体管M9的闸极和第一源漏极输入下拉控制信号GPW2。晶体管M10的闸极输入下拉控制信号GPW1，晶体管M10的第一源漏极耦接参考电位VGL，且晶体管M10的第二源漏极耦接晶体管M9的第二源漏极。晶体管M11的闸极耦接节点X，晶体管M11的第一源漏极耦接参考电位VGL，且晶体管M11的第二源漏极耦接晶体管M9的第二源漏极。晶体管M12的闸极耦接晶体管M11的第二源漏极，晶体管M12的第一源漏极耦接参考电位VGL，且晶体管M12的第二源漏极耦接节点X。晶体管M13的闸极耦接晶体管M11的第二源漏极，晶体管M13的第一源漏极耦接参考电位VGL，且晶体管M13的第二源漏极耦接节点Y。在下拉控制信号GPW1为低电位且下拉控制信号GPW2为高电位时，节点Q处在高电位状态，而在下拉控制信号GPW1为高电位且下拉控制信号GPW2为低电位时，节点Q处在低电位状态。

请参照图4，其为依据图3的第i级移位寄存器210(i)中下拉控制信号GPW1、GPW2的时序图。在下拉控制信号GPW1为低电位且下拉控制信号GPW2为高电位时，节点P、Q分别处在低电位状态和高电位状态，而在下拉控制信号GPW1为高电位且下拉控制信号GPW2为低电位时，节点P、Q分别处在高电位状态和低电位状态。下拉控制信号GPW1的周期为T，此周期T为下拉控制信号GPW1的高电位持续时间T1加上低电位持续时间T2。周期T为12帧至180帧。举例而言，若是显示装置100的帧率为每秒60帧，则周期T为0.2秒至3秒。下拉控制信号GPW1、GPW2的周期可以是相同的，且在一些实施例中，下拉控制信号GPW1、GPW2的周期为120帧。在一些实施例中，如图4所示，下拉控制信号GPW1的上升缘与下拉控制信号GPW2的下降缘之间的时间间距TD1为2微秒至4微秒。相似地，下拉控制信号GPW1的下降缘与下拉控制信号GPW2的上升缘之间的时间间距TD2为2微秒至4微秒。另外，在一些实施例中，下拉控制信号GPW1、GPW2实质上互为反相。也就是说，下拉控制信号GPW1的上升缘与下拉控制信号GPW2的下降缘之间的时间间距TD1以及下拉控制信号GPW1的下降缘与下拉控制信号GPW2的上升缘之间的时间间距TD2实质为0。实际上，时间间距TD1、TD2的时间长度可依据不同的设计需求来对应调整。

通过本发明的下拉控制信号GPW1、GPW2周期设定，可对应拉长节点P、Q的周期，进而有效调整晶体管M6、M8、M11、M13的临界电压值以避免其过度偏移。如此一来，可确保闸极驱动器130的正常工作，且提升显示装置100的可靠度和稳定度。

上述实施例中有关时钟信号的设定也可使用在以左右两侧同时驱动的显示装置上。请参照图5，其为显示装置500的示意图。显示装置500包括显示面板510、源极驱动器520和闸极驱动器530A、530B。显示装置500与图1的显示装置100类似，两者的差别在于显示装置500具有两个闸极驱动器530A、530B。如图5所示，闸极驱动器530A、530B分别设置于显示面板510的左右两侧，且共同用以将闸极驱动信号传输至显示面板510。在其他实施例中，闸极驱动器530A、530B的设置位置可依据不同的设计需求而对应调整。显示面板510和源极驱动器520分别与图1的显示面板110和源极驱动器120大致相同，故在此不再赘述。

请参照图6，其为依据本发明第二实施例的闸极驱动电路600A、600B的示意图。闸极驱动电路600A、600B适用于图5的显示装置500或是其他类似的显示装置。以下以设置使用于图5的显示装置500为例说明。闸极驱动电路600A、600B分别为闸极驱动器530A、530B的一部分。闸极驱动电路600A包括时钟信号线L1～L4、起始信号线S、结束信号线R和N级移位寄存器610(1)～610(N)中的奇数级移位寄存器610(1)、610(3)、…、610(N-1)，且闸极驱动电路600B包括时钟信号线L1’～L4’、起始信号线S’、结束信号线R’和N级移位寄存器610(1)～610(N)中的偶数级移位寄存器610(2)、610(4)、…、610(N)，其中N为大于或等于9的正整数。在一些实施例中，N为8的整数倍。时钟信号线L1～L4、L1’～L4’用以提供时钟信号C1～C4、C1’～C4’至对应的移位寄存器610(1)～610(N)。此外，起始信号线S提供起始信号STV至第1、3级移位寄存器610(1)、610(3)，起始信号线S’提供起始信号STV’至第2、4级移位寄存器610(2)、610(4)，结束信号线R提供结束信号RSTV至第(N-3)、(N-1)级移位寄存器610(N-3)、610(N-1)，且结束信号线R’提供结束信号RSTV’至第(N-2)、N级移位寄存器610(N-2)、610(N)。移位寄存器610(1)～610(N)分别产生扫描信号OUT(1)～OUT(N)。其中，扫描信号OUT(1)～OUT(4)分别输入至第5～8级移位寄存器610(5)～610(8)，扫描信号OUT(N-3)～OUT(N)分别输入至第(N-7)～(N-4)级移位寄存器610(N-7)～610(N-4)，而其他扫描信号OUT(5)～OUT(N-4)的每一扫描信号输入至其上下四级的移位寄存器。例如，扫描信号OUT(5)输入至移位寄存器610(1)和移位寄存器610(9)。

图7为依据图6的闸极驱动电路600A、600B中的第i级移位寄存器610(i)的等效电路图，其中i为1至N的正整数。第i级移位寄存器610(i)包括预充电单元710、上拉单元720、第一下拉单元730和第二下拉单元740。

预充电单元710接收输入信号IN1、IN2，且根据输入信号IN1、IN2而由节点X输出预充电信号。预充电单元710包含晶体管M1、M2。在本实施例中，闸极驱动电路600A、600B为双向扫描的驱动电路，而在每一移位寄存器210(1)～210(N)中，晶体管M1的闸极接收输入信号IN1，晶体管M1的第一源漏极接收顺向输入信号FW，且晶体管M1的第二源漏极输出预充电信号，而晶体管M2的闸极接收输入信号IN2，晶体管M2的第一源漏极接收反向输入信号BW，且晶体管M2的第二源漏极耦接晶体管M1的第二源漏极。

若移位寄存器610(i)为第1至4级移位寄存器(即i为1至4的正整数)，则输入信号IN1为起始信号STV或STV’，且输入信号IN2为第(i+4)级移位寄存器610(i+4)输出的扫描信号OUT(i+4)。若移位寄存器610(i)为第5至(N-4)级移位寄存器(即i为5至(N-4)的正整数)，则输入信号IN1为第(i-4)级移位寄存器610(i-4)输出的扫描信号OUT(i-4)，且输入信号IN2为第(i+4)级移位寄存器610(i+4)输出的扫描信号OUT(i+4)。若移位寄存器610(i)为第(N-3)至N级移位寄存器(即i为(N-3)至N的正整数)，则输入信号IN1为第(i-4)级移位寄存器610(i-4)输出的扫描信号OUT(i-4)，且输入信号IN2为结束信号RSTV或RSTV’。

上拉单元720、第一下拉单元730和第二下拉单元740分别与图3的上拉单元320、第一下拉单元330和第二下拉单元340相似，故有关上拉单元720、第一下拉单元730和第二下拉单元740的说明请参照先前段落，在此不赘述。

请再参照图4所示的时序图，下拉控制信号GPW1的周期为T为12帧至180帧。举例而言，若是显示装置100的帧率为每秒60帧，则周期T为0.2秒至3秒。下拉控制信号GPW1、GPW2的周期可以是相同的，且在一些实施例中，下拉控制信号GPW1、GPW2的周期为120帧。在一些实施例中，如图4所示，下拉控制信号GPW1的上升缘与下拉控制信号GPW2的下降缘之间的时间间距TD1为2微秒至4微秒。相似地，下拉控制信号GPW1的下降缘与下拉控制信号GPW2的上升缘之间的时间间距TD2为2微秒至4微秒。另外，在一些实施例中，下拉控制信号GPW1、GPW2实质上互为反相。通过本发明的下拉控制信号GPW1、GPW2周期设定，可对应拉长节点P、Q的周期，进而有效调整晶体管M6、M8、M11、M13的临界电压值以避免其过度偏移。如此一来，可确保闸极驱动器530A、530B的正常工作，且提升显示装置500的可靠度和稳定度。

虽然本发明已经以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识的人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。