像素单元及包含其的阵列基板的制作方法

本发明属于液晶显示技术领域，具体涉及一种像素单元及包含其的阵列基板。

背景技术：

水痕缺陷是液晶面板较常见的一类问题，通常将不均匀的画面，如雨点状、团状、雾状的缺陷称为水痕缺陷。产生水痕的原因有多种，包括液晶盒间隙不均、金属蚀刻不均匀、不同区域的对组精度差异等。不同区域的对组精度差异会造成不同区域的像素单元的存储电容不一致，从而产生水痕。

在液晶面板显示图像的过程中，像素单元的存储电容起到至关重要的作用。存储电容能够有限减小馈通效应(feedthrough)，保持液晶分子两端的电压，使像素单元显示画面更加稳定。在充电率允许的情况下，设计中会尽可能保证较大的存储电容，以使画面显示更均匀、稳定。图1为现有技术中一种常见的小尺寸像素(pixel)设计示意图，存储电容10包括位于第一金属层的第一电极11和位于第二金属层的第二电极12，第二电极12包括第二区域121和连接至漏电极的第三区域122。同时，在第一电极11和第二电极12之间设置有绝缘层。其中，第二电极12与第一电极11的重叠区域的面积决定了存储电容的大小。在图1中，第二电极12与第一电极11的重叠区域由第二区域121和第三区域122共同与第一电极11的重叠区域构成。常规设计中，沿阵列基板法线方向观测，第二区域121的面积小于第一电极11的面积，即第一电极11的周向边缘110较第二区域121的周向边缘向外偏离至少2.5微米，这种设置主要考虑了4掩膜制程的特点及对组精度的影响。

在阵列基板制程中，不同区域的对组精度差异，导致不同区域像素单元的存储电容的第二电极相对于第一电极发生偏移，但偏移量不超过2.5微米。采用如图1所示的设置。对于像素尺寸较大的产品来说，第三区域122与第一电极11的重叠区域可以忽略不计，即第二电极12与第一电极11的重叠区域的面积由第二区域121与第一电极11的重叠区域的面积构成。这样，即使第二电极相对于第一电极发生了偏移，第二电极12与第一电极11的重叠区域的面积也不会改变，从而存储电容也不会改变。图2a、2b、2c分别为第二电极12相对于第一电极11位置对正、下移、上移时，第二电极12与第一电极11的位置关系示意图，从中可以看出，无论是第二电极相对于第一电极下移还是上移，第二电极12与第一电极11的重叠区域的面积均保持不变，即存储电容保持不变。这样，也就避免了由于存储电容改变而产生的水痕。

但是，对于像素尺寸较小的产品来说，第三区域122’与第一电极11的重叠区域不能够忽略不计。这样，当第二电极12’相对于第一电极11发生相对偏移时，第二电极12’与第一电极11的重叠区域的面积会发生改变，如图3a、图3b、图3c所示。图3a为第二电极12’与第一电极11处于正常位置时示意图，此时，二者重叠区域的面积为s1；当第二电极12’相对于第一电极11向下偏移时，二者重叠区域的面积为s2，显然，s2小于s1，如图3b所示；当第二电极12’相对于第一电极11向上偏移时，二者重叠区域的面积为s3，显然，s3大于s1，如图3c所示。重叠区域面积的差异导致了存储电容的改变。这种变化量对像素尺寸较大的产品影响较小，但对像素尺寸较小的产品影响很大。这是因为，小尺寸的像素的存储电容相对较小，但漏电极的线宽与大尺寸像素的漏电极线宽基本一致，所以，偏移导致的电容值的变化在小尺寸像素中表现的更加明显。不同区域的对组精度的差异，导致不同区域的存储电容产生差异。这种差异在低灰阶显示时会引发水痕，造成产品品质下降。

技术实现要素：

针对现有技术中存在的问题，本发明提出了一种像素单元，通过设置存储电容的第一电极或第二电极的结构，使得当不同区域的像素单元的第一电极和第二电极之间的对组精度存在差异情况下，不同像素单元的存储电容保持一致，从而避免了由于存储电容差异而产生的水痕。

一种像素单元，所述像素单元的存储电容设置在阵列基板上，所述存储电容包括设置在第一金属层的第一电极和设置在第二金属层的第二电极，在所述第一电极和所述第二电极之间设置有绝缘层，其中，

所述第二电极和所述第一电极相互重叠形成第一重叠区域，若所述第二电极相对于所述第一电极的偏移在预设距离范围内，所述第一重叠区域的面积保持一致。

第二电极和第一电极的相互重叠区域的面积决定了存储电容的大小，因此，当重叠区域的面积保持一致时，存储电容的大小保持一致，从而避免了由于不同像素单元的存储电容的差异引起的水痕，提升了产品品质。

作为对本发明的进一步改进，如上所述的像素单元，其中，所述第一电极包括第一区域，所述第二电极包括第二区域和第三区域，其中，当所述第二区域与所述第一区域的中心相互重合时，所述第一区域的周向边缘相对于所述第二区域的周向边缘朝向所述第二区域的外侧偏移第一距离，所述第三区域设置在所述第二区域的第一边缘并沿第二方向朝向所述第二区域的外侧延伸，所述第三区域在第一方向上的宽度为第一宽度，所述第一方向与所述第二方向垂直，所述预设距离与所述第一距离相等。

这里的第一距离可以选取最大对组精度误差，从而，在对组过程中，第二区域始终处于第一区域的内部，避免了由于第二区域引起的第一重叠区域面积的改变。

作为对本发明的进一步改进，如上所述的像素单元，其中，所述第二电极还包括第四区域，所述第四区域设置在所述第二区域的第二边缘并沿所述第二方向朝向所述第二区域的外部延伸，所述第四区域在所述第一方向上的宽度等于所述第一宽度，所述第二边缘与所述第一边缘相对平行设置。

由于第三区域沿第二方向朝向第二区域的外侧延伸，所以第三区域会突出第一区域的外部。当不同像素单元的第一电极与第二电极的对组精度存在差异时，第三区域与第一区域的重叠面积会发生改变，从而导致不同像素单元的第一重叠区域的面积产生差异，进一步导致存储电容产生差异，导致水痕。同理，第四区域与第一区域也存在重叠面积，当不同像素单元的第一电极与第二电极的对组精度存在差异时，第四区域与第一区域的重叠面积也会发生改变。当第四区域设置在第三区域的相对侧时，第四区域与第一区域的重叠面积的改变能够减弱第三区域与第一区域重叠面积的改变，尤其当第四区域在第一方向上的宽度等于第三区域在第一方向上的宽度时，第四区域与第一区域的重叠面积的改变更加能够弥补第三区域与第一区域重叠面积的改变，从而减小不同像素单元的第一重叠区域的面积差异，减小存储电容之间的差异，改善由于不同像素单元的第一电极与第二电极的对组精度存在差异引起的水痕。

作为对第四区域的设置位置的进一步改进，如上所述的像素单元，其中，所述第四区域与所述第三区域相对设置。此时，第四区域与第三区域在第二方向上位于同一条中心线上。无论第一区域和第二区域的外周形状如何，第四区域与第一区域的重叠面积的改变都能最大程度地弥补第三区域与第一区域的重叠面积的改变，改善由于不同像素单元的第一电极与第二电极的对组精度存在差异引起的水痕。

作为对第四区域的进一步改进，如上所述的像素单元，其中，所述第四区域在所述第二方向上的长度等于或大于所述第一距离的2倍。这样的第四区域，在不同像素单元的第一电极与第二电极的对组精度存在差异时，第四区域与第一区域的重叠面积的改变能够完全弥补第三区域与第一区域的重叠面积的改变，从而使得不同像素单元的第一重叠区域的面积保持一致，使得存储电容保持一致，避免了由此产生的水痕。

如上所述的像素单元，其中，所述第一电极还包括设置在所述第一区域的第三边缘并沿所述第二方向朝向所述第一区域内部延伸的空白区域，所述第三边缘与所述第一边缘相互平行且设置在所述第一边缘的相对侧。

由于空白区域不设置有金属，所以第二区域与第一区域的重叠面积不再等于第二区域的面积，而是为第二区域的面积减去空白区域与第二区域的重叠面积。为了方便说明该技术方案，在这里设定空白区域与第二区域的重叠面积为空白重叠面积，设定第三区域与第一区域的重叠面积为第二重叠面积，那么第一重叠区域的面积即为第二区域面积与第二重叠面积之和减去空白重叠面积。当空白区域设置在于第一边缘相对的第三边缘时，即空白重叠面积设置在第二重叠面积的相对侧，那么空白重叠面积的改变就能够弥补第二重叠面积的改变，从而减弱不同像素单元的第一重叠区域的面积差异，改善由于不同像素单元的第一电极与第二电极的对组精度存在差异引起的水痕。

作为对空白区域的设置位置的进一步改进，如上所述的像素单元，其中，所述空白区域的沿第二方向的中心线与所述第三区域的沿第二方向的中心线相互重合。此时，空白区域与第三区域在第二方向上位于同一条中心线上。无论第一区域和第二区域的外周形状如何，空白区域与第二区域的重叠面积的改变都能最大程度地弥补第三区域与第一区域的重叠面积的改变，改善由于不同像素单元的第一电极与第二电极的对组精度存在差异引起的水痕。

作为对空白区域的进一步改进，如上所述的像素单元，其中，所述空白区域在所述第二方向上的长度等于或大于所述第一距离的2倍。这样的空白区域，在不同像素单元的第一电极与第二电极的对组精度存在差异时，空白区域与第二区域的重叠面积的改变能够完全弥补第三区域与第一区域的重叠面积的改变，从而使得不同像素单元的第一重叠区域的面积保持一致，使得存储电容保持一致，避免了由此产生的水痕。

如上所述的像素单元，其中，所述第一方向为所述第一边缘所在的方向，所述第二方向为所述第二电极相对于所述第一电极的偏移方向。

本发明提出的阵列基板，包括上述所述的像素单元。这样的阵列基板，在不同像素单元的第一电极与第二电极的对组精度存在差异时，能够使得第一重叠区域的面积保持一致，从而改善了由此产生的水痕，提高了产品的品质。

总之，本发明提出的像素单元的存储电容，通过设置第四区域或空白区域，能够弥补第三区域与第一区域重叠面积的改变，从而减小不同像素单元的第一重叠区域的面积差异，减小存储电容的差异，改善了由于不同像素单元的第一电极与第二电极的对组精度存在差异引起的水痕，提高了产品品质。同时也提高了包含此存储电容的阵列基板的产品品质。

附图说明

在下文中将基于实施例并参考附图来对本发明进行更详细的描述。其中：

图1为现有技术中一种常见的小尺寸像素单元的设计示意图；

图2a、图2b和图2c分别为对于像素尺寸较大的产品，忽略第二电极与漏电极之间连线时，第二电极相对于第一电极位置对正、下移、上移时，第二电极与第一电极的重叠区域变化示意图；

图3a、图3b和图3c分别为对于像素尺寸较小的产品，不能忽略第二电极与漏电极之间连线时，第二电极相对于第一电极位置对正、下移、上移时，第二电极与第一电极的重叠区域变化示意图；

图4a、图4b和图4c分别为本发明第一个实施例中，第二电极相对于第一电极位置对正、下移和上移时，第二电极与第一电极的重叠区域变化示意图；

图5、图6和图7分别为本发明第二个实施例中，第二电极相对于第一电极位置对正、下移和上移时，第二电极与第一电极的重叠区域变化示意图。

在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例。

具体实施方式

以下将结合附图对本发明的内容作出详细的说明，下文中的“上”“下”“左”“右”均为相对于图示方向，不应理解为对本发明的限制。

实施例一：

如图4a所示，为本实施例中的像素单元的存储电容的结构示意图。该像素单元的存储电容包括设置在第一金属层的第一电极21和设置在第二金属层的第二电极22，同时，在第一电极21与第二电极22之间设置有绝缘层。图4a为沿阵列基板的法线方向观测时，该存储电容的结构示意图。从图4a中可以看出，第一电极21包括第一区域211，第二电极22包括第二区域221、第三区域222和第四区域223。在阵列基板的制程中，不同像素单元的第一电极21与第二电极22会存在对组精度差异。图4a为第二电极22与第一电极21位置对正时的结构示意图，此时的第二电极22与第一电极21的对组精度符合理想情况的对组精度。在理想情况下，第二区域221与第一区域211的中心相互重合，且第一区域211的周向边缘与第二区域221的周向边缘相距第一距离d1，在具体的实施过程中，第一距离d1优选地为对组精度的最大误差，此时，第一距离d1也是设计时允许偏差的预设距离。

在这里设定第二区域221的第一边缘2211所在的方向为第一方向100，与第一方向100垂直的方向为第二方向200。

如图4a所示，第三区域222设置在第二区域221的第一边缘2211并沿第二方向200朝向所述第二区域221的外侧延伸连接至同样设置在第二金属层的漏电极(图中未示出)。显然，第三区域222突出第一区域211。在这里，设定第三区域222沿第一方向100的宽度为第一宽度w1。

第二区域221的第二边缘2212与第一边缘2211相对平行设置。第四区域223设置在第二边缘2212并沿第二方向200朝向第二区域221的外部延伸。优选地，第四区域223在第一方向100上的宽度w2等于第一宽度w1。

此时，第一电极21与第二电极22形成的第一重叠区域的面积包括第二区域221与第一区域211形成的第二重叠面积s12、第三区域222与第一区域211形成的第三重叠面积s13和第四区域223与第一区域211形成的第四重叠面积s14，即第一重叠区域的面积等于第二重叠面积s12、第三重叠面积s13与第四重叠面积s14之和s12+s13+s14。

根据背景技术，在阵列基板制程中，对组精度会在不同区域范围内存在差异，使得第二电极与第一电极在不同区域内的相对位置出现差异，从而对于小尺寸面板而言，由于漏电极的存在，会导致不同像素单元的第一重叠区域的面积产生差异。而在本发明的本实施例中，通过在第二电极中增设了第四区域223，可以确保当差异在预设距离范围内时，能有效保持第一重叠区域面积的不变，以下将说明对组精度沿第二方向200变化时，第一重叠区域的具体情况。

如图4b所示，第二电极22相对于第一电极21沿第二方向200向下偏移，此时，第一重叠区域的面积为s12+s13’+s14’。由于偏移量小于预设的第一距离d1，第二区域221始终处于第一区域211的内部，所以第二重叠面积s12保持不变。然而，第三重叠面积s13’相对于图4a中的第三重叠面积s13减小，第四重叠面积s14’相对于图4a中的第四重叠面积s14增大，因此第四重叠面积的改变能够减小第三重叠面积的改变对第一重叠区域的面积造成的影响。尤其当w2等于w1时，第四重叠面积的改变能够最大程度地减小第三重叠面积的改变对第一重叠区域的面积造成的影响，从而使得图4b中的第一重叠区域的面积与图4a中的第一重叠区域的面积保持一致，这样就改善了对组精度差异引起的存储电容差异，也就改善了由此产生的水痕。

如图4c所示，第二电极22相对于第一电极21沿第二方向200向上偏移，此时，第一重叠区域的面积为s12+s13”+s14”。由于偏移量同样小于预设的第一距离d1，第二重叠面积s12仍旧保持不变。与图4b不同的是，第三重叠面积s13”相对于图4a中的第三重叠面积s13增大，第四重叠面积s14”相对于图4a中的第四重叠面积s14减小，因此第四重叠面积的改变能够减小第三重叠面积的改变对第一重叠区域的面积造成的影响。尤其当w2等于w1时，第四重叠面积的改变能够最大程度地减小第三重叠面积的改变对第一重叠区域的面积造成的影响，从而使得图4c中的第一重叠区域的面积与图4a中的第一重叠区域的面积保持一致，从而改善了对组精度差异引起的存储电容差异，改善了由此产生的水痕。

优选地，如图4a所示，第四区域223在第二方向200上的长度d2等于或大于第一距离d1的2倍。这样，无论第二电极22相对于第一电极21沿第二方向200向下还是向上偏移，只要偏移量保持在d1以内，那么第四重叠面积s14在第二方向上的改变量始终等于第三重叠面积s13在第二方向200上的改变量，因此，能够使得第一重叠区域的面积保持不变。从而避免了由于对组精度差异引起的存储电容差异，避免了由此产生的水痕。

尤其当第四区域223与第三区域222相对设置时，只要偏移量小于预设距离第一重叠区域的面积不仅能够保持不变，而且也不会受到第一区域211和第二区域221的外周边缘形状的影响。

实施例二：

如图5所示，为本实施例中的像素单元的存储电容的结构示意图。与实施例一相同，该像素单元的存储电容也包括设置在第一金属层的第一电极31和设置在第二金属层的第二电极32，同时，在第一电极31与第二电极32之间设置有绝缘层。图5为沿阵列基板的法线方向观测时，该存储电容的结构示意图。从图5中可以看出，第一电极31包括第一区域311和空白区域312，且空白区域312处不设置金属。第二电极32包括第二区域321和第三区域322。在阵列基板的制程中，不同像素单元的第一电极31与第二电极32会存在对组精度差异。图5为第二电极32与第一电极31位置对正时的结构示意图，此时的第二电极32与第一电极31的对组精度符合理想情况。在理想情况下，第二区域321与第一区域311的中心相互重合，且第一区域311的周向边缘相对于第二区域321的周向边缘朝向第二区域321的外侧偏移第一距离d1’，在具体的实施过程中，第一距离d1’优选地为对组精度的最大误差，此时，第一距离d1也是设计时允许偏差的预设距离。

在这里设定第二区域321的第一边缘3211所在的方向为第一方向100’，与第一方向100’垂直的方向为第二方向200’。

如图5所示，第三区域322设置在第二区域321的第一边缘3211并沿第二方向200’朝向第二区域321的外侧延伸连接至同样设置在第二金属层的漏电极(图中未示出)。显然，第三区域322突出第一区域311。同样，在这里，设定第三区域322沿第一方向100’的宽度为第一宽度w1’。

第一区域311的第三边缘3111与第一边缘3211平行设置，且位于第一边缘3211的相对侧。空白区域312设置在第三边缘3111并沿第二方向200’朝向第一区域311的内部延伸。优选地，空白区域312在第一方向100’上的宽度w2’等于第一宽度w1’。

此时，第一电极31与第二电极32形成的第一重叠区域的面积为第二区域321与第一区域311形成的第二重叠面积s22与第三区域322与第一区域311形成的第三重叠面积s23之和，同时再减去空白区域312与第二区域321形成的空白重叠面积s25，即第一重叠区域的面积等于s22+s23-s25。

与实施例一相同，在本实施例中，也只需说明对组精度沿第二方向200’变化时，第一重叠区域面积的变化情况。

如图6所示，第二电极32相对于第一电极31沿第二方向200’向下偏移，此时，第一重叠区域的面积为s22’+s23’-s25’。由于偏移量小于预设的第一距离d1’，第二区域321始终处于第一区域311的内部，所以第二重叠面积s22保持不变。然而，第三重叠面积s23’相对于图5中的第三重叠面积s23减小，同时空白重叠面积s25’相对于图5中的空白重叠面积s25也减小，从而能够将s22’+s23’-s25’的改变降到最小，减小了对组精度差异对第一重叠区域的面积造成的影响。尤其当w2’等于w1’时，能够最大程度地减小对组精度差异对第一重叠区域的面积造成的影响，从而使得图6中的第一重叠区域的面积与图5中的第一重叠区域的面积保持一致，这样就改善了对组精度差异引起的存储电容差异，也就改善了由此产生的水痕。

如图7所示，第二电极32相对于第一电极31沿第二方向200’向上偏移，此时，第一重叠区域的面积为s22”+s23”-s25”。由于偏移量同样小于预设的第一距离d1’，第二重叠面积s22仍旧保持不变。与图6不同的是，第三重叠面积s23”相对于图5中的第三重叠面积s23增大，同时，空白重叠面积s25”相对于图5中的空白重叠面积s25也增大，从而能够将s22”+s23”-s25”的改变降到最小，减小了对组精度差异对第一重叠区域的面积造成的影响。尤其当w2’等于w1’时，能够最大程度地减小对组精度差异对第一重叠区域的面积造成的影响，从而使得图7中的第一重叠区域的面积与图5中的第一重叠区域的面积保持一致，这样就改善了对组精度差异引起的存储电容差异，也就改善了由此产生的水痕。

优选地，如图5所示，空白区域312在第二方向200’上的长度d2’等于或大于第一距离d1’的2倍。这样，无论第二电极32相对于第一电极31沿第二方向200’向下还是向上偏移，只要偏移量保持在d1’以内，空白重叠面积在第二方向上的改变量始终等于第三重叠面积在第二方向上的改变量，因此，能够使得第一重叠区域的面积保持不变。从而避免了由于对组精度差异引起的存储电容差异，避免了由此产生的水痕。

尤其当空白区域的沿第二方向的中心线与第三区域的沿第二方向的中心线相互重合时，第一重叠区域的面积不仅能够保持不变，而且也不会受到第一区域311和第二区域321的外周边缘形状的影响。

本发明还提出了一种阵列基板，该阵列基板包括实施例一或实施例二中提出的像素单元的存储电容，从而避免了由于不同像素单元的第一电极与第二电极的对组精度差异引起的存储电容差异，避免了由此产生的水痕，保证了面板显示的均匀，提高了产品的品质。

最后说明的是，以上实施例仅用于说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换。尤其是，只要不存在结构上的冲突，各实施例中的特征均可相互结合起来，所形成的组合式特征仍属于本发明的范围内。只要不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。