移位寄存器及其驱动方法和栅极驱动电路与流程

本发明涉及显示
技术领域：
，具体涉及一种移位寄存器及其驱动方法和栅极驱动电路。
背景技术：
：近年来，平板显示器，如薄膜晶体管液晶显示面板(thinfilmtransistor-liquidcrystaldisplay，tft-lcd)和有源矩阵有机发光二极管显示面板(activematrixorganiclightemittingdiode，amoled)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。tft-lcd或amoled显示面板由水平和垂直两个方向的像素矩阵构成，通过驱动电路来驱动显示面板中的各个像素进行显示。驱动电路主要包含栅极驱动电路和数据驱动电路，其中，数据驱动电路用于依据时钟信号定时将输入的数据顺序锁存并将锁存的数据转换成模拟信号后输入到显示面板的数据线，栅极驱动电路通常由移位寄存器实现，移位寄存器将时钟信号转换成开启/关断电压，分别输出到显示面板的各条栅线上。每条栅线通常与一个移位寄存器(即移位寄存器的一级)连接，通过使得各个移位寄存器依序轮流输出开启电压，实现对显示面板中像素的逐行扫描。随着显示技术的发展，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(gatedriveronarray，goa)技术。goa技术直接将显示面板的栅极驱动电路集成在阵列基板上，以代替外接驱动芯片，具有成本低、工序少、产能高等优点。目前的goa结构中，部分晶体管需要长期处于开启状态以去除噪音。但经本申请发明人研究发现，现有goa结构存在长时间使用后晶体管去除噪音作用失效的问题，降低了显示面板的工作稳定性、使用可靠性和显示效果。技术实现要素：本发明实施例所要解决的技术问题是，提供一种移位寄存器及其驱动方法，以解决现有结构存在晶体管去除噪音作用失效的问题。为了解决上述技术问题，本发明实施例提供了一种移位寄存器，包括信号输入端、复位端、第一时钟输入端、第二时钟输入端、控制端和信号输出端，还包括：节点控制单元，分别与所述信号输入端、复位端、第二时钟输入端连接，用于控制上拉节点和下拉节点的电位；栅极信号输出单元，分别与所述第一时钟输入端、上拉节点、下拉节点和信号输出端连接，用于在所述第一时钟输入端、上拉节点和下拉节点的控制下，控制所述信号输出端输出栅极驱动信号；阈值电压控制单元，分别与所述控制端、下拉节点和栅极信号输出单元连接，用于在所述控制端和下拉节点的控制下，消除所述栅极信号输出单元中噪声消除晶体管的阈值电压漂移。可选地，所述节点控制单元包括上拉节点控制单元和下拉节点控制单元，其中，所述上拉节点控制单元，分别与所述信号输入端、复位端、上拉节点和下拉节点连接，用于当所述信号输入端的输入信号为高电平时，控制上拉节点的电位为高电平；还用于当所述复位端的输入信号为高电平时，控制上拉节点的电位为低电平；所述下拉节点控制单元，分别与所述第二时钟输入端、上拉节点和下拉节点连接，用于当上拉节点的电位为高电平时，控制下拉节点的电位为低电平；还用于当所述第二时钟输入端的输入信号为高电平时，控制下拉节点的电位为高电平。可选地，所述上拉节点控制单元包括第一晶体管、第二晶体管和第七晶体管，其中，所述第一晶体管，栅极和第一极与所述信号输入端连接，第二极与上拉节点连接；所述第二晶体管，栅极与所述复位端连接，第一极与上拉节点连接，第二极与低电平输入端vss连接；所述第七晶体管，栅极与下拉节点连接，第一极与上拉节点连接，第二极与低电平输入端连接。可选地，所述第一晶体管用于在信号输入端的输入信号为高电平时开启，将上拉节点的电位拉高，对栅极信号输出单元中的第一电容进行充电；所述第二晶体管用于在复位端的输入信号为高电平时开启，对上拉节点放电，将上拉节点的电位拉低至低电平输入端的低电平；所述第七晶体管用于在下拉节点为高电平时开启，对上拉节点放电，将上拉节点的电位拉低至低电平输入端的低电平。可选地，所述下拉节点控制单元包括第五晶体管和第六晶体管，其中，所述第五晶体管，栅极与上拉节点连接，第一极与下拉节点连接，第二极与低电平输入端连接；所述第六晶体管，栅极和第二极与所述第二时钟输入端连接，第一极与下拉节点连接。可选地，所述第五晶体管用于在上拉节点为高电平时开启，将下拉节点的电位拉低至低电平输入端的低电平；在上拉节点为低电平时关断，使下拉节点保持高电平；所述第六晶体管用于在第二时钟输入端的输入信号为高电平时开启，将下拉节点拉高至高电平。可选地，所述栅极信号输出单元包括第三晶体管、第四晶体管、第八晶体管和第一电容，其中，所述第三晶体管，栅极与上拉节点连接，第一极与所述第一时钟输入端连接，第二极与所述信号输出端连接；所述第四晶体管，栅极与所述复位端连接，第一极与所述信号输出端连接，第二极与所述阈值电压控制单元连接；所述第八晶体管，栅极与下拉节点连接，第一极与所述信号输出端连接，第二极与所述阈值电压控制单元连接；所述第一电容，第一端与上拉节点连接，第二端与所述信号输出端连接。可选地，所述第三晶体管用于在上拉节点为高电平时开启，将第一时钟输入端的高电平输入信号作为栅极驱动信号从信号输出端输出；所述第四晶体管用于在复位端的输入信号为高电平时开启，对信号输出端放电，将信号输出端的电位拉低至低电平输入端的低电平；所述第八晶体管用于在下拉节点为高电平时开启，对信号输出端放电，将信号输出端的电位拉低至低电平输入端的低电平。可选地，所述控制端包括第一控制端和第二控制端，所述阈值电压控制单元包括第九晶体管、第十晶体管和第二电容，其中，所述第九晶体管，栅极与所述第二控制端连接，第一极与上拉节点连接，第二极与所述栅极信号输出单元连接；所述第十晶体管，栅极与所述第一控制端连接，第一极与低电平输入端连接，第二极与所述第九晶体管的第二极连接；所述第二电容c2，第一端与所述第九晶体管的第二极连接，第二端与低电平输入端vss连接。可选地，所述第九晶体管用于在第二控制端的输入信号由低电平变为高电平时开启，所述第十晶体管用于在第一控制端的输入信号由高电平变为低电平时关断，使下拉节点的高电平对第二电容充电；所述第二电容用于在第九晶体管开启时，利用下拉节点的高电平进行充电，使栅极信号输出单元中的第八晶体管的第一极与第二极两端达到电压平衡，消除第八晶体管的阈值电压漂移。为了解决上述技术问题，本发明实施例还提供了一种移位寄存器的驱动方法，移位寄存器包括信号输入端、复位端、第一时钟输入端、第二时钟输入端、控制端和信号输出端，还包括节点控制单元、栅极信号输出单元和阈值电压控制单元，所述驱动方法包括：在所述信号输入端、复位端和第二时钟输入端的控制下，所述节点控制单元控制上拉节点和下拉节点的电位；在所述第一时钟输入端、上拉节点和下拉节点的控制下，所述栅极信号输出单元控制信号输出端输出栅极驱动信号；在所述控制端和下拉节点的控制下，所述阈值电压控制单元消除所述栅极信号输出单元中噪声消除晶体管的阈值电压漂移。可选地，所述节点控制单元包括上拉节点控制单元和下拉节点控制单元，在所述信号输入端、复位端和第二时钟输入端的控制下，所述节点控制单元控制上拉节点和下拉节点的电位，包括：当信号输入端的输入信号为高电平时，所述上拉节点控制单元控制上拉节点的电位为高电平，所述下拉节点控制单元控制下拉节点的电位为低电平；当复位端和第二时钟输入端的输入信号为高电平时，所述上拉节点控制单元控制上拉节点的电位为低电平，所述下拉节点控制单元控制下拉节点的电位为高电平。可选地，所述栅极信号输出单元包括第三晶体管、第四晶体管、第八晶体管和第一电容，在所述第一时钟输入端、上拉节点和下拉节点的控制下，所述栅极信号输出单元控制信号输出端输出栅极驱动信号，包括：在上拉节点为高电平时，所述第三晶体管开启，将第一时钟输入端的高电平输入信号作为栅极驱动信号从信号输出端输出；在复位端的输入信号为高电平时，所述第四晶体管开启，对信号输出端放电，将信号输出端的电位拉低至低电平输入端的低电平；在下拉节点为高电平时，所述第八晶体管开启，对信号输出端放电，将信号输出端的电位拉低至低电平输入端的低电平。可选地，所述控制端包括第一控制端和第二控制端，所述阈值电压控制单元包括第九晶体管、第十晶体管和第二电容，在所述控制端和下拉节点的控制下，所述阈值电压控制单元消除所述栅极信号输出单元中噪声消除晶体管的阈值电压漂移，包括：在第一控制端的输入信号由高电平变为低电平、第二控制端的输入信号由低电平变为高电平时，所述第九晶体管开启，所述第十晶体管关断；所述第二电容利用下拉节点的高电平进行充电，使栅极信号输出单元中的第八晶体管的第一极与第二极两端达到电压平衡，消除第八晶体管的阈值电压漂移。本发明实施例还提供了一种栅极驱动电路，所述栅极驱动电路包括前述的移位寄存器。本发明实施例所提供的移位寄存器及其驱动方法、栅极驱动电路和显示面板，通过在移位寄存器中引入阈值电压控制单元，阈值电压控制单元用于消除下拉节点控制单元和栅极信号输出单元中的噪声消除晶体管的阈值电压漂移，避免了由于长时间处于开启状态导致晶体管阈值电压的上升，消除了由于阈值电压上升导致晶体管变为不易开启的情况，最大限度地解决了晶体管去除噪音作用失效的问题，提高了移位寄存器的工作稳定性和使用可靠性，增加了使用寿命。当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。本发明的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本发明而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。附图说明附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本
发明内容。图1为本发明实施例移位寄存器的结构示意图；图2为本发明实施例上拉节点控制单元的结构示意图；图3为本发明实施例下拉节点控制单元的结构示意图；图4为本发明实施例栅极信号输出单元的结构示意图；图5为本发明实施例阈值电压控制单元的结构示意图；图6为本发明实施例移位寄存器的等效电路图；图7为本发明实施例移位寄存器的工作时序图；图8为本发明实施例移位寄存器的驱动方法的流程图。附图标记说明:11—上拉节点控制单元；12—下拉节点控制单元；13—栅极信号输出单元；14—阈值电压控制单元；input—信号输入端；reset—复位端；clk—第一时钟输入端；clkb—第二时钟输入端；in1—第一控制端；in2—第二控制端；output—信号输出端；vss—低电平输入端；c1—第一电容；c2—第二电容；pu—上拉节点；pd—下拉节点。具体实施方式下面结合附图和实施例对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。现有goa结构中，部分晶体管需要长期处于开启状态，以去除噪音，但存在长时间使用后晶体管去除噪音作用失效的问题。经本申请发明人研究发现，其原因是，当晶体管栅极长时间处于高电平时，一方面会导致阈值电压上升，致使晶体管变为不易开启，另一方面会缩短使用寿命，因而使得长时间使用后晶体管无法实现去除噪音的作用，导致去除噪音作用失效。为了解决现有结构存在晶体管去除噪音作用失效的问题，本发明实施例提供了一种移位寄存器。第一实施例图1为本发明实施例移位寄存器的结构示意图。如图1所示，移位寄存器包括：信号输入端input、复位端reset、第一时钟输入端clk、第二时钟输入端clkb、控制端in和信号输出端output，还包括上拉节点控制单元11、下拉节点控制单元12、栅极信号输出单元13和阈值电压控制单元14，其中：上拉节点控制单元11，分别与信号输入端input、复位端reset、上拉节点pu和下拉节点pd连接；用于当信号输入端input的输入信号为高电平时，控制上拉节点pu的电位为高电平；还用于当复位端reset的输入信号为高电平时，控制上拉节点pu的电位为低电平；还用于当下拉节点pd为高电平时，控制上拉节点pu的电位为低电平。下拉节点控制单元12，分别与第二时钟输入端clkb、上拉节点pu和下拉节点pd连接；用于当上拉节点pu的电位为高电平时，控制下拉节点pd的电位为低电平；还用于当上拉节点pu的电位为低电平且第二时钟输入端clkb的输入信号为高电平时，控制下拉节点pd的电位为高电平。栅极信号输出单元13，分别与第一时钟输入端clk、上拉节点pu、下拉节点pd和信号输出端output连接；用于在第一时钟输入端clk、上拉节点pu和下拉节点pd的控制下，控制信号输出端output输出栅极驱动信号。阈值电压控制单元14，分别与控制端in、下拉节点pd和栅极信号输出单元13连接；用于在控制端in和下拉节点pd的控制下，消除上拉节点控制单元11和栅极信号输出单元13中噪声消除晶体管的阈值电压漂移。其中，上拉节点控制单元11和下拉节点控制单元12一起作为节点控制单元，节点控制单元分别与信号输入端、复位端、第二时钟输入端连接，用于控制上拉节点和下拉节点的电位。进一步地，移位寄存器还包括低电平输入端vss，低电平输入端vss分别与上拉节点控制单元11、下拉节点控制单元12、栅极信号输出单元13和阈值电压控制单元14连接。本发明实施例所提供的移位寄存器，通过在移位寄存器中引入阈值电压控制单元，阈值电压控制单元用于消除下拉节点控制单元和栅极信号输出单元中的噪声消除晶体管的阈值电压漂移，避免了由于长时间处于开启状态导致晶体管阈值电压的上升，消除了由于阈值电压上升导致晶体管变为不易开启的情况，最大限度地解决了晶体管去除噪音作用失效的问题，提高了移位寄存器的工作稳定性和使用可靠性，增加了使用寿命。图2为本发明实施例上拉节点控制单元的结构示意图。如图2所述，上拉节点控制单元11包括第一晶体管m1、第二晶体管m2和第七晶体管m7，其中：第一晶体管m1，其栅极和第一极与信号输入端input连接，第二极与上拉节点pu连接；第一晶体管m1用于在信号输入端input的输入信号为高电平时开启，将上拉节点pu的电位拉高，对栅极信号输出单元13中的第一电容c1进行充电。第二晶体管m2，其栅极与复位端reset连接，第一极与上拉节点pu连接，第二极与低电平输入端vss连接；第二晶体管m2用于在复位端reset的输入信号为高电平时开启，对上拉节点pu放电，将上拉节点pu的电位拉低至低电平输入端vss的低电平。第七晶体管m7，其栅极与下拉节点pd连接，第一极与上拉节点pu连接，第二极与低电平输入端vss连接，作为噪声消除晶体管；第七晶体管m7用于在下拉节点pd为高电平时开启，也对上拉节点pu放电，将上拉节点pu的电位拉低至低电平输入端vss的低电平，消除噪声。图3为本发明实施例下拉节点控制单元的结构示意图。如图3所述，下拉节点控制单元12包括第五晶体管m5和第六晶体管m6，其中：第五晶体管m5，其栅极与上拉节点pu连接，第一极与下拉节点pd连接，第二极与低电平输入端vss连接；第五晶体管m5用于在上拉节点pu为高电平时开启，将下拉节点pd的电位拉低至低电平输入端vss的低电平；在上拉节点pu为低电平时关断，使下拉节点pd保持高电平。第六晶体管m6，其栅极和第二极与第二时钟输入端clkb连接，第一极与下拉节点pd连接；第六晶体管m6用于在第二时钟输入端clkb的输入信号为高电平时开启，将下拉节点pd拉高至高电平。图4为本发明实施例栅极信号输出单元的结构示意图。如图4所述，栅极信号输出单元13包括第三晶体管m3、第四晶体管m4、第八晶体管m8和第一电容c1，其中：第三晶体管m3，其栅极与上拉节点pu连接，第一极与第一时钟输入端clk连接，第二极与信号输出端output连接；第三晶体管m3用于在上拉节点pu为高电平时开启，将第一时钟输入端clk的高电平输入信号作为栅极驱动信号从信号输出端output输出。第四晶体管m4，其栅极与复位端reset连接，第一极与信号输出端output连接，第二极与阈值电压控制单元14连接；第四晶体管m4用于在复位端reset的输入信号为高电平时开启，对信号输出端output放电，将信号输出端output的电位拉低至低电平输入端vss的低电平。第八晶体管m8，其栅极与下拉节点pd连接，第一极与信号输出端output连接，第二极与阈值电压控制单元14连接，作为噪声消除晶体管；第八晶体管m8用于在下拉节点pd为高电平时开启，对信号输出端output放电，将信号输出端output的电位拉低至低电平输入端vss的低电平，消除噪声。第一电容c1，第一端与上拉节点pu连接，第二端与信号输出端output连接；第一电容c1用于在上拉节点pu的电位拉高时进行充电。图5为本发明实施例阈值电压控制单元的结构示意图。如图5所述，阈值电压控制单元14包括第九晶体管m9、第十晶体管m10和第二电容c2，控制端in包括第一控制端in1和第二控制端in2，其中：第九晶体管m9，其栅极与第二控制端in2连接，第一极与上拉节点pu连接，第二极与栅极信号输出单元13连接；第九晶体管m9用于在第二控制端in2的输入信号由低电平变为高电平时开启，使下拉节点pd的高电平对第二电容c2充电。第十晶体管m10，其栅极与第一控制端in1连接，第一极与低电平输入端vss连接，第二极与第九晶体管m9的第二极连接；第十晶体管m10用于在第一控制端in1的输入信号由高电平变为低电平时关断，保证第二电容c2第一端的电位。第二电容c2，第一端与第九晶体管m9的第二极和第十晶体管m10的第二极连接，第二端与低电平输入端vss连接；第二电容c2用于在第九晶体管m9开启时，利用下拉节点pd的高电平进行充电，当第二电容c2存储的电荷使第九晶体管m9的第二极与第一极两端电位相等时，将使上拉节点控制单元11中的第七晶体管m7的第一极与第二极两端达到电压平衡，将使栅极信号输出单元13中的第八晶体管m8的第一极与第二极两端达到电压平衡。第七晶体管m7和第八晶体管m8的第一极与第二极两端的电压平衡，可以避免由于长时间处于开启状态导致晶体管阈值电压的上升，消除了由于阈值电压上升导致第七晶体管m7和第八晶体管m8变为不易开启的情况，最大限度地解决了第七晶体管m7和第八晶体管m8去除噪音作用失效的问题，提高了移位寄存器的工作稳定性和使用可靠性，增加了使用寿命。下面通过移位寄存器的工作过程进一步说明本发明实施例的技术方案。图6为本发明实施例移位寄存器的等效电路图，图7为本发明实施例移位寄存器的工作时序图。如图6、图7所示，本发明实施例移位寄存器包括10个晶体管单元(m1～m10)、2个电容单元(c1和c2)、7个输入端(input、reset、clk、clkb、vss、in1和in2)、1个输出端(output)，其工作过程包括：第一阶段s1，即输入阶段，信号输入端input的输入信号为高电平，第一晶体管m1开启，将上拉节点pu的电位拉高，对第一电容c1进行充电。由于上拉节点pu的电位拉高，第五晶体管m5开启，将下拉节点pd的电位拉低至低电平输入端vss的低电平。由于下拉节点pd为低电平，第七晶体管m7和第八晶体管m8关断，第八晶体管m8关断可以使信号输出端output不存在放电情况，保证下阶段的信号稳定输出。本阶段中，输入端中的信号输入端input和第一控制端in1的输入信号为高电平，其它输入端(reset、clk、clkb和in2)的输入信号均为低电平，信号输出端output为低电平，低电平输入端vss为低电平。本实施例中，信号输入端input与上一级移位寄存器的信号输出端output连接，信号输入端input的高电平信号是上一级移位寄存器信号输出端output输出的高电平。第二阶段s2，即输出阶段，信号输入端input的输入信号为低电平，第一晶体管m1关断，上拉节点pu继续保持高电平，下拉节点pd继续保持低电平。上拉节点pu的高电平使第三晶体管m3开启，第一时钟输入端clk的输入信号变为高电平，由于晶体管的自举效应，上拉节点pu的电位继续被拉高，放大了上拉节点pu的电压，信号输出端output正常输出高电平的栅极驱动信号。上拉节点pu电压的升高，提高了第三晶体管m3的充电能力，保证了像素充电。本阶段中，输入端中的第一时钟输入端clk和第一控制端in1的输入信号为高电平，其它输入端(input、reset、clkb和in2)的输入信号均为低电平，信号输出端output为高电平，低电平输入端vss为低电平。由于上拉节点pu仍处于高电平，第五晶体管m5保持开启，下拉节点pd仍处于低电平，第七晶体管m7和第八晶体管m8均保持关断，低电平输入端vss不影响信号输出端output的输出信号。第三阶段s3，即复位阶段，复位端reset的输入信号为高电平的复位信号，第二时钟输入端clkb的输入信号为高电平。由于复位端reset的输入信号为高电平，第二晶体管m2和第四晶体管m4开启，第四晶体管m4开启对信号输出端output放电，将信号输出端output的电位拉低至低电平输入端vss的低电平，第二晶体管m2开启对上拉节点pu放电，将上拉节点pu的电位拉低至低电平输入端vss的低电平，同时使第五晶体管m5关断。由于第二时钟输入端clkb的输入信号为高电平，第六晶体管m6开启，将下拉节点pd拉高至高电平，开启第七晶体管m7和第八晶体管m8，第七晶体管m7开启也对上拉节点pu放电，将上拉节点pu的电位拉低至低电平输入端vss的低电平，第八晶体管m8也对信号输出端output放电，将信号输出端output的电位拉低至低电平输入端vss的低电平，从而使得信号输出端output输出低电平，降低信号输出端output噪声。本阶段中，输入端中的复位端reset、第二时钟输入端clkb和第一控制端in1的输入信号为高电平，其它输入端(input、clk和in2)的输入信号均为低电平，信号输出端output为低电平，低电平输入端vss为低电平。本实施例中，复位端reset与下一级移位寄存器的信号输出端output连接，复位端reset的高电平信号是下一级移位寄存器信号输出端output输出的高电平。第四阶段s4，第一时钟输入端clk的输入信号变为高电平，第二时钟输入端clkb的输入信号变为低电平。由于此时第三晶体管m3为关断状态，因此第一时钟输入端clk的高电平无法输出到信号输出端output，信号输出端output保持上阶段的低电平输出。同时，由于上拉节点pu继续保持低电平，下拉节点pd继续保持高电平，第七晶体管m7和第八晶体管m8处于常开状态，持续对上拉节点pu和信号输出端output放电，保证了信号的输出稳定，消除了噪声。本阶段中，输入端中的第一时钟输入端clk和第一控制端in1的输入信号为高电平，其它输入端(input、reset、clkb和in2)的输入信号均为低电平，信号输出端output为低电平，低电平输入端vss为低电平。第五阶段s5，第一时钟输入端clk的输入信号变为低电平，第二时钟输入端clkb的输入信号变为高电平。第二时钟输入端clkb输入的高电平使第六晶体管m6开启，使下拉节点pd继续保持高电平，第七晶体管m7和第八晶体管m8处于常开状态，持续对上拉节点pu和信号输出端output放电，保证了信号的输出稳定，消除了噪声。本阶段中，输入端中的第二时钟输入端clkb和第一控制端in1的输入信号为高电平，其它输入端(input、reset、clk和in2)的输入信号均为低电平，信号输出端output为低电平，低电平输入端vss为低电平。由于上述过程中第一控制端in1的输入信号持续为高电平，第二控制端in2的输入信号持续为低电平，因此第十晶体管m10处于持续开启状态，第九晶体管m9处于持续关断状态。第六阶段s6，第一时钟输入端clk的输入信号变为高电平，第二时钟输入端clkb的输入信号变为低电平，第一控制端in1的输入信号由高电平变为低电平，第二控制端in2的输入信号由低电平变为高电平。第二控制端in2输入的高电平使第九晶体管m9开启，下拉节点pd的高电平对第二电容c2充电。第一控制端in1输入的低电平，使第十晶体管m10关断，保证第二电容c2的充电过程。第三晶体管m3为关断状态，第一时钟输入端clk的高电平无法输出到信号输出端output，信号输出端output保持上阶段的低电平输出。同时，上拉节点pu继续保持低电平，下拉节点pd继续保持高电平，第七晶体管m7和第八晶体管m8处于常开状态，持续对上拉节点pu和信号输出端output放电，保证了信号的输出稳定，保证了噪声最小。本阶段中，输入端中的第一时钟输入端clk和第二控制端in2的输入信号为高电平，其它输入端(input、reset、clkb和in1)的输入信号均为低电平，信号输出端output为低电平，低电平输入端vss为低电平。第七阶段s7，第一时钟输入端clk的输入信号变为低电平，第二时钟输入端clkb的输入信号变为高电平,第一控制端in1的输入信号仍为低电平，第二控制端in2的输入信号仍为高电平。第二时钟输入端clkb输入的高电平使第六晶体管m6开启，使下拉节点pd继续保持高电平，第七晶体管m7和第八晶体管m8处于常开状态，持续对上拉节点pu和信号输出端output放电，保证了信号的输出稳定，保证了噪声最小。同时，第二控制端in2输入的高电平使第九晶体管m9持续开启，第二电容c2存储的电荷使第九晶体管m9的第一极与第二极两端电位相等，使得第七晶体管m7和第八晶体管m8的第一极与第二极两端达到电压平衡。第七晶体管m7和第八晶体管m8的第一极与第二极两端的电压平衡，可以避免由于长时间处于开启状态导致晶体管阈值电压的上升，消除了由于阈值电压上升导致第七晶体管m7和第八晶体管m8变为不易开启的情况，最大限度地解决了第七晶体管m7和第八晶体管m8去除噪音作用失效的问题，提高了移位寄存器的工作稳定性和使用可靠性，增加了使用寿命。本阶段中，输入端中的第二时钟输入端clkb和第二控制端in2的输入信号为高电平，其它输入端(input、reset、clk和in1)的输入信号均为低电平，信号输出端output为低电平，低电平输入端vss为低电平。本实施例中，在第一阶段s1后，信号输入端input的输入信号持续为低电平；在第二阶段s2后，信号输出端output的输出信号持续为低电平；在第三阶段s3后，复位端reset的输入信号持续为低电平；在所有阶段，低电平输入端vss的输入信号持续为低电平；从第二阶段s2开始，每隔一个阶段，第一时钟输入端clk的输入信号为高电平，从第三阶段s3开始，每隔一个阶段，第二时钟输入端clkb的输入信号为高电平，即第一时钟输入端clk与第二时钟输入端clkb的输入信号反相。在第五阶段s5后，第一时钟输入端clk和第二时钟输入端clkb的输入信号依次重复一次或多次第四阶段s4和第五阶段s5，之后第一时钟输入端clk和第二时钟输入端clkb均保持低电平，一直到信号输入端input的输入信号为高电平，再从第一阶段重新开始。其中，第二时钟输入端clkb停止输出高电平时刻到下个第一阶段重新开始的时间，称之为空窗时间blankingtime。显示面板正常工作时，需要从第一行栅线开始直到最后一行栅线依次输出栅极驱动信号，在某一行栅线栅极驱动信号输出结束后，移位寄存器则进入时钟输入的空窗时间，由于在空窗时间内第七晶体管m7和第八晶体管m8长时间处于高电平状态，会引起晶体管阈值电压漂移，阈值电压漂移较大时会导致第七晶体管m7和第八晶体管m8不易开启，从而无法实现去除噪音的作用。本发明实施例通过在移位寄存器中引入第九晶体管m9和第十晶体管m10组成的阈值电压控制单元，在第一控制端in1和第二控制端in2的输入信号控制下，实现了在空窗时间内消除了第七晶体管m7和第八晶体管m8的阈值电压漂移。实际实施时，本实施例第一控制端in1和第二控制端in2的输入信号可以设置在任何一个第一时钟输入端clk的高电平输出时。优选地，第一控制端in1和第二控制端in2的输入信号设置在第一时钟输入端clk的最后一个高电平输出时，即空窗时间之前的第一时钟输入端clk的高电平输出时，或者第一时钟输入端clk长时间低电平输出之前的最后一个高电平。本发明实施例移位寄存器中，采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，各晶体管的第一极和第二极是为了区分晶体管除栅极之外的两极，各晶体管的第一极和第二极的连接方式可以互换，实际是没有区别的。在实际实施时，可以是第一极为漏极、第二极为源极，也可以是第一极为源极、第二极为漏极。同时，薄膜晶体管或场效应管可以为n型晶体管，也可以为p型晶体管。第二实施例基于前述实施例的发明构思，本发明实施例还提供了一种移位寄存器的驱动方法，图8为本发明实施例移位寄存器的驱动方法的流程图。如图8所示，移位寄存器包括：信号输入端input、复位端reset、第一时钟输入端clk、第二时钟输入端clkb、控制端in、信号输出端output、上拉节点控制单元、下拉节点控制单元、栅极信号输出单元和阈值电压控制单元，移位寄存器的驱动方法包括：在所述信号输入端、复位端和第二时钟输入端的控制下，所述节点控制单元控制上拉节点和下拉节点的电位；在所述第一时钟输入端、上拉节点和下拉节点的控制下，所述栅极信号输出单元控制信号输出端输出栅极驱动信号；在所述控制端和下拉节点的控制下，所述阈值电压控制单元消除所述栅极信号输出单元中噪声消除晶体管的阈值电压漂移。本发明实施例所提供的移位寄存器的驱动方法，通过在移位寄存器中引入阈值电压控制单元，阈值电压控制单元用于消除下拉节点控制单元和栅极信号输出单元中的噪声消除晶体管的阈值电压漂移，避免了由于长时间处于开启状态导致晶体管阈值电压的上升，消除了由于阈值电压上升导致晶体管变为不易开启的情况，最大限度地解决了晶体管去除噪音作用失效的问题，提高了移位寄存器的工作稳定性和使用可靠性，增加了使用寿命。其中，所述节点控制单元包括上拉节点控制单元和下拉节点控制单元，在所述信号输入端、复位端和第二时钟输入端的控制下，所述节点控制单元控制上拉节点和下拉节点的电位，包括：当信号输入端的输入信号为高电平时，所述上拉节点控制单元控制上拉节点的电位为高电平，所述下拉节点控制单元控制下拉节点的电位为低电平；当复位端和第二时钟输入端的输入信号为高电平时，所述上拉节点控制单元控制上拉节点的电位为低电平，所述下拉节点控制单元控制下拉节点的电位为高电平。其中，所述上拉节点控制单元包括第一晶体管、第二晶体管和第七晶体管，所述第一晶体管用于在信号输入端的输入信号为高电平时开启，将上拉节点的电位拉高，对栅极信号输出单元中的第一电容进行充电；所述第二晶体管用于在复位端的输入信号为高电平时开启，对上拉节点放电，将上拉节点的电位拉低至低电平输入端的低电平；所述第七晶体管用于在下拉节点为高电平时开启，对上拉节点放电，将上拉节点的电位拉低至低电平输入端的低电平。其中，所述下拉节点控制单元包括第五晶体管和第六晶体管，所述第五晶体管用于在上拉节点为高电平时开启，将下拉节点的电位拉低至低电平输入端的低电平；在上拉节点为低电平时关断，使下拉节点保持高电平；所述第六晶体管用于在第二时钟输入端的输入信号为高电平时开启，将下拉节点拉高至高电平。其中，所述栅极信号输出单元包括第三晶体管、第四晶体管、第八晶体管和第一电容，在所述第一时钟输入端、上拉节点和下拉节点的控制下，所述栅极信号输出单元控制信号输出端输出栅极驱动信号，包括：在上拉节点为高电平时，所述第三晶体管开启，将第一时钟输入端的高电平输入信号作为栅极驱动信号从信号输出端输出；在复位端的输入信号为高电平时，所述第四晶体管开启，对信号输出端放电，将信号输出端的电位拉低至低电平输入端的低电平；在下拉节点为高电平时，所述第八晶体管开启，对信号输出端放电，将信号输出端的电位拉低至低电平输入端的低电平。其中，所述控制端包括第一控制端和第二控制端，所述阈值电压控制单元包括第九晶体管、第十晶体管和第二电容，在所述控制端和下拉节点的控制下，所述阈值电压控制单元消除所述栅极信号输出单元中噪声消除晶体管的阈值电压漂移，包括：在第一控制端的输入信号由高电平变为低电平、第二控制端的输入信号由低电平变为高电平时，所述第九晶体管开启，所述第十晶体管关断；所述第二电容利用下拉节点的高电平进行充电，使栅极信号输出单元中的第八晶体管的第一极与第二极两端达到电压平衡，消除第八晶体管的阈值电压漂移。本实施例移位寄存器的驱动方法，移位寄存器的结构及其工作过程，已在第一实施例中详细说明，这里不再赘述。第三实施例基于前述实施例的发明构思，本实施例还提供了一种栅极驱动电路，该栅极驱动电路采用前述实施例所述的移位寄存器。基于前述实施例的发明构思，本实施例还提供了一种显示面板，该显示面板包括采用前述实施例所述的栅极驱动电路。显示面板可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。在本发明实施例的描述中，需要理解的是，术语“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。当前第1页12