一种用于LED阵列驱动系统的通信接口的制作方法

相关引用

本申请主张于2018年8月24日在美国提交的第16/112,575号专利申请的优先权和权益，并在此包含了前述专利申请的全部内容。

本公开的实施例涉及led驱动，尤其涉及led阵列驱动系统的通信接口。

背景技术：

大阵列高亮度发光二极管(led)在诸如高度像素化光源、高亮度led阵列显示器、机动车前灯系统等应用中颇有市场。因而期望对led阵列提供快速高效的驱动控制且对其亮度进行智能调节。

技术实现要素：

本公开的实施例提供一种用于led阵列驱动系统的通信接口，该led阵列包含并联耦接的多个led，该通信接口包括数据写传输结构。该数据写传输结构可以包括：地址编码，用于识别该多个led中与该地址编码对应的led；读/写标识编码，用于指示该通信接口是否工作于写模式；和灰度命令编码，用于表示与所述地址编码对应的led的灰度命令值。

根据本公开的一个实施例，该通信接口进一步包括：时钟差分端对，用于接收由主控制器提供的系统时钟信号，该系统时钟信号在每个时钟周期里具有第一型跳变沿和与该第一型跳变沿相反的第二型跳变沿；以及数据接收差分端对，用于响应于所述系统时钟信号的每个时钟周期的所述第二型跳变沿采样所述数据写传输结构中所包含的编码的每个比特，其中所述数据写传输结构中所包含的编码的每个比特由所述主控制器在所述系统时钟信号的每个时钟周期的所述第一型跳变沿发送。

根据本公开的一个实施例，该数据写传输结构中的地址编码、读/写标识编码和灰度命令编码构成数据写编码块，该通信接口用于校验该数据写编码块的奇偶和编码长度，并且在该数据写编码块的奇偶或者编码长度不正确时拒绝接受该数据写编码块。

根据本公开的一个实施例，该数据写传输结构可以进一步包括：奇偶校验编码，用于表征所述数据写编码块的奇偶；和接受标识编码，用于表示所述通信接口是否接受所述数据写编码块。

根据本公开的一个实施例，该数据写传输结构可以进一步包括：返回标识编码，位于紧接所述奇偶校验编码之后。

根据本公开的一个实施例，该通信接口可以进一步包括：数据反馈差分端对，用于在所述系统时钟信号的与所述主控制器发送所述奇偶校验编码的那个时钟周期间隔一个时钟周期之后的下一个时钟周期的第一型跳变沿发送所述接受标识编码。

根据本公开的一个实施例，所述主控制器用于在所述系统时钟信号的紧接着所述数据反馈差分端对发送所述接受标识编码的那个第一型跳变沿之后的第二型跳变沿采样所述接受标识编码。

根据本公开的一个实施例，所述数据写传输结构中所包含编码的所有比特传输完毕一次构成一个数据写传输帧；所述主控制器用于在系统时钟信号的紧接着当前数据写传输帧中接收到所述接受标识编码后的下个时钟周期的所述第一型跳变沿开始发送下个数据写传输帧中该数据写传输结构所包含编码的每个比特。

根据本公开的一个实施例，所述主控制器通过将所述系统时钟信号暂停一段预设的写暂停时间以将所述数据写传输结构中所包含编码的所有比特重置，并在该预设的写暂停时间过后恢复所述系统时钟信号的输出并同时开始一个新的数据写传输帧中该数据写传输结构所包含编码的每个比特的发送。

根据本公开的一个实施例，所述主控制器可以连续发送所述led阵列中具有连续地址编码的一部分led的灰度命令编码，其中该具有连续地址编码的一部分led从具有设定的起始地址编码的led开始至具有设定的结束地址编码的led为止；所述通信接口用于以所述设定的起始地址编码为初始值将每个当前数据写传输帧中的地址编码自动加1，并自动将下一个数据写传输帧中的灰度命令编码传送给由当前数据写传输帧中的地址编码自动加1后所确定的地址编码对应的led，直至当前数据写传输帧中的地址编码达到所述设定的结束地址编码为止。

本公开的一个实施例，该通信接口可以包括数据读传输结构。该数据读传输结构包括：地址编码，用于识别该多个led中与该地址编码对应的led；读/写标识编码，用于指示该通信接口是否工作于读模式；和灰度反馈编码，用于表示与所述地址编码对应的led的灰度命令值。在该通信接口与主控制器进行读传输时，其数据接收差分端对响应于所述系统时钟信号的每个时钟周期的所述第二型跳变沿采样所述数据读传输结构中所包含的编码的每个比特，其中所述数据读传输结构中所包含的编码的每个比特由所述主控制器在所述系统时钟信号的每个时钟周期的所述第一型跳变沿发送。

根据本公开的一个实施例，该数据读传输结构进一步包括：奇偶校验编码，用于表征所述地址编码和所述读/写标识编码的奇偶；和接受标识编码，用于表示所述通信接口是否接受所述地址编码。

根据本公开的一个实施例，该数据读传输结构还可以进一步包括：返回标识编码，位于紧接所述奇偶校验编码之后。

根据本公开的一个实施例，在该通信接口与主控制器进行读传输时，其数据反馈差分端对用于在所述系统时钟信号的与所述主控制器发送所述奇偶校验编码的那个时钟周期间隔一个时钟周期之后的下一个时钟周期的第一型跳变沿发送所述接受标识编码。

根据本公开的一个实施例，在该通信接口与主控制器进行读传输时，所述主控制器用于在所述系统时钟信号的紧接着所述数据反馈差分端对发送所述接受标识编码的那个第一型跳变沿之后的第二型跳变沿采样所述接受标识编码。

根据本公开的一个实施例，所述数据读传输结构可以进一步包括：帧填补编码，位于紧接所述接受标识编码之后；其中该通信接口用于从所述系统时钟信号的紧接着所述接受标识编码被发送后的下个时钟周期开始的每个时钟周期的所述第一型跳变沿发送该帧填补编码的每个比特。该通信接口用于从所述系统时钟信号的紧接着所述帧填补编码被发送完毕之后的下个时钟周期开始的每个时钟周期的所述第一型跳变沿在所述数据反馈差分端对上发送所述灰度反馈编码的每个比特。

根据本公开的一个实施例，所述数据读传输结构中所包含编码的所有比特传输完毕一次构成一个数据读传输帧；所述主控制器用于在系统时钟信号的紧接着当前数据读传输帧中所述帧填补编码的最后一个比特发送完毕后的下个时钟周期的所述第一型跳变沿开始发送下个数据读传输帧中该数据读传输结构所包含编码的每个比特。

根据本公开的一个实施例，所述主控制器通过将所述系统时钟信号暂停一段预设的读暂停时间以将所述数据读传输结构中所包含编码的所有比特重置，并在该预设的读暂停时间过后恢复所述系统时钟信号的输出并同时开始一个新的数据读传输帧中该数据读传输结构所包含编码的每个比特的发送。

根据本公开各实施例的通信接口可以实现与主控制器之间高效精确的数据读写传输，并且为led阵列中的每个led及时刷新其控制命令(包括但不限于灰度控制命令)以实现亮度智能调节。

附图说明

图1示出了根据本公开一实施例的led阵列驱动系统10的电路模块示意图。

图2示出了根据本公开一实施例的led阵列驱动系统10耦接于主控制器的示意图。

图3示出了根据本公开一实施例的led阵列驱动系统10与主控制器在写模式进行通信时通信接口的数据写传输结构20。

图4示出了根据本公开一实施例的写模式下编码传输时序图30。

图5示出了根据本公开又一实施例的led阵列驱动系统10与主控制器在写模式进行通信时通信接口的数据写传输结构40。

图6示出了根据本公开又一实施例的写模式下编码传输时序图50。

图7示意出了根据本公开一个示例性的28行乘44列的led阵列60中具有连续地址编码的一部分led61。

图8示出了根据本公开一实施例的led阵列驱动系统10与主控制器在读模式进行通信时通信接口的数据读传输结构70。

图9示出了根据本公开一示例性实施例的读模式下编码传输时序图80。

图10示出了根据本公开又一实施例的led阵列驱动系统10与主控制器在读模式进行通信时通信接口的数据读传输结构90。

具体实施方式

下面将详细描述本公开的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本公开。相反，本公开意在涵盖由所附权利要求所界定的本公开精神和范围内所定义的各种备选方案、修改方案和等同方案。在以下描述中，为了提供对本公开的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员应当理解，没有这些具体细节，本公开同样可以实施。在其他一些实施例中，为了便于凸显本公开的主旨，对于众所周知的方案、流程、元器件以及电路或方法未作详细的描述。

在本公开的说明书中，提及“一个实施例”时均意指在该实施例中描述的具体特征、结构或者参数、步骤等至少包含在根据本公开的一个实施例中。因而，在本公开的说明书中，若采用了诸如“根据本公开的一个实施例”、“在一个实施例中”等用语并不用于特指在同一个实施例中，若采用了诸如“在另外的实施例中”、“根据本公开的不同实施例”、“根据本公开另外的实施例”等用语，也并不用于特指提及的特征只能包含在特定的不同的实施例中。本领域的技术人员应该理解，在本公开说明书的一个或者多个实施例中公开的各具体特征、结构或者参数、步骤等可以以任何合适的方式组合。另外，在本公开的说明书及权利要求中，“耦接”一词意指通过电气或者非电气的方式实现直接或者间接的连接。“一个”并不用于特指单个，而是可以包括复数形式。“在……中”可以包括“在……中”和“在……上”的含义。除非特别明确指出，“或”可以包括“或”、“和”及“或/和”的含义，并不用于特指只能选择几个并列特征中的一个，而是意指可以选择其中的一个或几个或其中某几个特征的组合。除非特别明确指出，“基于”一词不具有排它性，而是意指除了基于明确描述的特征之外，还可以基于其它未明确描述的特征。“电路”意指至少将一个或者多个有源或无源的元件耦接在一起以提供特定功能的结构。“信号”至少可以指包括电流、电压、电荷、温度、数据、压力或者其它类型的信号。若“晶体管”的实施例可以包括“场效应晶体管”或者“双极结型晶体管”，则“栅极/栅区”、“源极/源区”、“漏极/漏区”分别可以包括“基极/基区”、“发射极/发射区”、“集电极/集电区”，反之亦然。本领域的技术人员应该理解，以上罗列的对本公开中描述用语的解释仅仅是示例性的，并不用于对各用语进行绝对的限定。

图1示出了根据本公开一实施例的led阵列驱动系统10的电路模块示意图。led阵列驱动系统10被构建以驱动led阵列，该led阵列包括多个并联耦接且排布成m行乘n列阵列的led，用{led(c,r),c＝0,1,…,n-1、r＝0,1,…,m-1}表示，其中m和n可以是根据实际应用需求选取的大于1的正整数。该led阵列中的每个led，例如第r行第c列的led(c,r)可以耦接于led正端口led(c,r)+和led负端口led(c,r)-之间，其中r可以遍历从0到n-1的整数，c可以遍历从0到m-1的整数。led阵列驱动系统10可以包括多个驱动单元，与该led阵列中的该多个并联耦接且排布成m行乘n列阵列的led一一对应。该多个驱动单元中的每一个用于驱动与之对应的led并且采用q比特灰度命令(gs)调节与之对应的led的亮度/电通量，其中q是正整数，q比特灰度命令可以指该灰度命令是包含q比特编码的命令串。

也就是说，对于m行乘n列的led阵列{led(c,r),c＝0,1,…,n-1、r＝0,1,…,m-1}，led阵列驱动系统10可以对应包括m乘n个驱动单元，用{drv(c,r),c＝0,1,…,n-1、r＝0,1,…,m-1}表示。对于每一个c＝0,1,…,n-1、r＝0,1,…,m-1，该m乘n个驱动单元中的每个驱动单元drv(c,r)用于驱动与之对应的led(c,r)并且采用q比特灰度命令(gs)调节与之对应的led(c,r)的亮度/电通量。如此，对于每个led(c,r)，驱动单元drv(c,r)可以采用该q比特灰度命令为其提供2^q个灰度调节阶梯，该2^q个灰度调节阶梯可以表示led(c,r)的亮度从0％到100％可以有2^q种可调阶梯变化。例如，对于第r行第c列的led(c,r)，其可调亮度用百分比可以由下式(1)表示：

led(c,r)的亮度＝gs(c,r)/2^q*100％(1)

上式(1)中，gs(c,r)表示由驱动单元drv(c,r)采用该q比特灰度命令为其对应的led(c,r)编译的(例如：十进制)灰度命令值。该编译的灰度命令值gs(c,r)的取值范围可以是从0到2^q。因而，第r行第c列的led(c,r)的亮度可以由该编译的灰度命令值gs(c,r)与2^q的比值决定。

根据本公开的一个实施例，该led阵列驱动系统10可以进一步包括通信接口14。该通信接口14可以包括时钟差分端对(s_clk+,s_clk-)、数据接收差分端对(dt_rcv+,dt_rcv-)和数据反馈差分端对(dt_rtn+,dt_rtn-)。该低压差分通信模块14用于传送主控制器(例如：微控制器、中央数据处理器等等)与led阵列驱动系统10之间的数据交换。

图2示出了根据本公开一实施例的led阵列驱动系统10耦接于主控制器的示意图。时钟差分端对(s_clk+,s_clk-)可以通过时钟信号总线对分别耦接至主控制器的主时钟端对(master_clk+,master_clk-)用于接收由主控制器发出的系统时钟信号s_clk。该系统时钟信号s_clk可以用于逐时钟周期地(一个时钟周期接一个时钟周期地)同步主控制器与led阵列驱动系统10之间的数据读传输或者数据写传输。该系统时钟信号s_clk在每个时钟周期里可以具有第一型跳变沿(例如下降沿)和与该第一型跳变沿相反的第二型跳变沿(例如上升沿)。本领域的技术人员应该理解，在另外的示例中，该第一型跳变沿可以是上升沿，而该第二型跳变沿可以是下降沿，根据具体应用需求而定。数据接收差分端对(dt_rcv+,dt_rcv-)可以通过数据接收总线对分别耦接至主控制器的主数据发送端对(master_dt+,master_dt-)用于由主控制器向led阵列驱动系统10读入编译的数据(例如：为每个对应的led(c,r)编译的灰度控制命令gs(c,r))。数据反馈差分端对(dt_rtn+,dt_rtn-)可以通过数据反馈总线对分别耦接至主控制器的主数据接收端对(slave_dt+,slave_dt-)用于从led阵列驱动系统10向主控制器发送反馈数据。

根据本公开的一个实施例，对于每一个c＝0,1,…,n-1、r＝0,1,…,m-1，与led(c,r)相对应的驱动单元drv(c,r)具有设定的专属地址。在一个实施例中，该设定的专属地址可以包括j比特列地址码和k比特行地址码，其中j是大于1且与led阵列的列数(例如：n)相关的正整数，k是大于1且与led阵列的行数(例如：m)相关的正整数。正整数j需要满足2^j≥n，正整数k需要满足2^k≥m。这种情况下，可以认为对于每一个c＝0,1,…,n-1、r＝0,1,…,m-1，受驱动单元drv(c,r)驱动的led(c,r)具有该设定的专属地址。例如，对于一个28行乘44列的led阵列(即：m＝28，n＝44)，可以取j＝6，k＝5，即对于每一个c＝0,1,…,43、r＝0,1,…,27，可以认为led(c,r)具有包括6比特列地址码和5比特行地址码的设定的专属地址。

通信接口14可以通过识别与led(c,r)相对应的驱动单元drv(c,r)的该设定的专属地址将对应于led(c,r)的灰度命令gs(c,r)写入与led(c,r)相对应的驱动单元drv(c,r)中，对于每一个c＝0,1,…,n-1、r＝0,1,…,m-1。

根据本公开的一个实施例，主控制器可以在其主时钟端对(master_clk+,master_clk-)提供并发送所述系统时钟信号s_clk。本领域的技术人员应该理解，本公开所提及的“端对”意指“一对端子”或“成对的两个端子”，在“端对”发送或接收的信号为差分信号(例如：一对逻辑状态互补的信号)，这样有助于抑制信号传输过程中的噪声，减小传输错误。例如，在数据传输过程中，主时钟端对(master_clk+,master_clk-)中的一个端子master_clk+发送所述系统时钟信号s_clk中的正分量s_clk+，另一个端子master_clk-发送所述系统时钟信号s_clk中的与该正分量逻辑状态互补的负分量s_clk-，该正分量s_clk+和该负分量s_clk-叠加形成该系统时钟信号s_clk。其它端对发送/接收信号或数据的形式或方式类似，不再赘述。通信接口14的数据接收差分端对(dt_rcv+,dt_rcv-)和数据反馈差分端对(dt_rtn+,dt_rtn-)默认/初始为“复位”状态(即每个比特的数据均为逻辑“0”状态)。一旦主时钟端对(master_clk+,master_clk-)上发送的所述系统时钟信号s_clk开始翻转(即系统时钟信号s_clk的逻辑状态开始变化或有第一型跳变沿/第二型跳变沿产生)，则通信接口14将在检测到系统时钟信号s_clk的第一型跳变沿(例如下降沿)时进入待命状态(工作状态)。

根据本公开的一个实施例，该通信接口14与主控制器在写模式进行通信过程中可以具有数据写传输结构20，如图3所示。该数据写传输结构20可以包括地址编码add、读/写标识编码r/w和灰度命令编码cmd。该地址编码add可以包括j比特列地址编码addc和k比特行地址编码addr，用于识别该led阵列{led(c,r),c＝0,1,…,n-1、r＝0,1,…,m-1}中与该地址编码add对应的led(c,r)的所述设定的专属地址。若该地址编码add与led(c,r)的所述设定的专属地址匹配，则通信接口凭该地址编码add找到与之对应的led(c,r)。读/写标识编码r/w可以具有e比特，其中e为正整数，用于指示该通信接口14(或该led阵列驱动系统10)是工作于写模式还是读模式。在一个示例性实施例中，当该读/写标识编码r/w为逻辑“1”时表示写模式(通信接口14工作于写模式)，当该读/写标识编码r/w为逻辑“0”时表示读模式(通信接口14工作于读模式)。灰度命令编码cmd可以具有q比特，用于表示与所述地址编码add对应的led(c,r)的灰度命令值gs(c,r)。也就是说该灰度命令编码cmd实质上表示由该灰度命令编码cmd编译的该led(c,r)的灰度命令值gs(c,r)。

图4示出了根据本公开一示例性实施例的写模式下编码传输时序图30。主控制器可以在所述系统时钟信号s_clk(由主时钟端对(master_clk+,master_clk-)发出)的每个时钟周期的所述第一型跳变沿(图4的示例中示意为下降沿，用向下的箭头标注出)发生时由主数据发送端对(master_dt+,master_dt-)依次发送出所述数据写传输结构20中所包含编码的每个比特。相应地，通信接口14可以在所述系统时钟信号s_clk(由时钟差分端对(s_clk+,s_clk-)接收)的每个时钟周期的所述第二型跳变沿(图4的示例中示意为上降沿，用向上的箭头标注出)发生时依次采样传送至所述数据接收差分端对(dt_rcv+,dt_rcv-)的所述数据写传输结构20中所包含编码的每个比特。主控制器与通信接口14之间将所述数据写传输结构20中所包含编码的所有比特传输完毕一次构成一个数据写传输帧。主控制器与通信接口14之间每完成一个数据写传输帧的传输，就实现了一次数据写传输结构20中所包含编码的所有比特的刷新(例如所有比特的数值/逻辑状态的刷新)。一个数据写传输帧的传输完毕后，将进行下一个数据写传输帧的传输。也就是说，在当前的一个数据写传输帧中，所述系统时钟信号s_clk的每一次第一型跳变沿发生时，主控制器以该第一型跳变沿为触发，在其主数据发送端对(master_dt+,master_dt-)发送出所述数据写传输结构20中所包含编码的一个比特，系统时钟信号s_clk的下一次第一型跳变沿发生时，发送出所述数据写传输结构20中所包含编码的下一个比特，直至所述数据写传输结构20中所包含编码的所有比特全部发送完毕。比如图4示意的例子，在当前数据写传输帧中，系统时钟信号s_clk的第一型跳变沿(示意为下降沿)发生时，在主数据发送端对(master_dt+,master_dt-)先发送数据写传输结构20中所包含地址码add的最高比特add[j+k-1]，系统时钟信号s_clk的下一次第一型跳变沿发生时，发送地址码add的下一个比特add[j+k-2]，依次类推，地址码add的最后一个比特add[0]发送完毕后，系统时钟信号s_clk的再一次第一型跳变沿发生时，发送读/写标识码r/w的一个比特(图4的示例中e＝1)，之后系统时钟信号s_clk的每一次第一型跳变沿发生时，依次发送q比特灰度命令编码cmd的每个比特cmd[q-1]、…cmd[0]，以及数据写传输结构20中所包含的其它编码(例如：图4还示意出了奇偶校验编码p、返回标识编码ta，本领域的技术人员应该理解数据写传输结构20还可以包含根据实际应用所需的其它编码，这里不做穷举及限定)的每个比特，直至所述数据写传输结构20中所包含编码的所有比特全部发送完毕。相应于主控制器对数据写传输结构20的发送，在当前的一个数据写传输帧中，通信接口14以其在时钟差分端对(s_clk+,s_clk-)接收到的所述系统时钟信号s_clk的每一次第二型跳变沿发生时为触发，在其数据接收差分端对(dt_rcv+,dt_rcv-)采样所述数据写传输结构20中所包含编码的一个比特，系统时钟信号s_clk的下一次第二型跳变沿发生时，采样所述数据写传输结构20中所包含编码的下一个比特，直至所述数据写传输结构20中所包含编码的所有比特全部采样完毕。比如图4示意的例子，在当前数据写传输帧中，系统时钟信号s_clk的第二型跳变沿(示意为上升沿)发生时，通信接口14在其数据接收差分端对(dt_rcv+,dt_rcv-)采样数据写传输结构20中所包含地址码add的最高比特add[j+k-1]，系统时钟信号s_clk的下一次第二型跳变沿发生时，采样地址码add的下一个比特add[j+k-2]，依次类推，地址码add的最后一个比特add[0]采样完毕后，系统时钟信号s_clk的再一次第二型跳变沿发生时，采样读/写标识码r/w的一个比特(图4的示例中e＝1)，之后系统时钟信号s_clk的每一次第二型跳变沿发生时，依次采样q比特灰度命令编码cmd的每个比特cmd[q-1]、…cmd[0]，以及数据写传输结构20中所包含的其它编码的每个比特，直至所述数据写传输结构20中所包含编码的所有比特全部采样完毕。在系统时钟信号s_clk的每个时钟周期，主控制器在该系统时钟信号s_clk的第一型跳变沿发送数据写传输结构20中编码的每个比特(例如add[j+k-1])，通信接口14则在该系统时钟信号s_clk的该时钟周期的第二型跳变沿采样在该时钟周期的第一型跳变沿被发送出的该相应的每个比特(例如add[j+k-1])，这样可以减小或消除数据写传输结构20中的每个比特在主控制器与通信接口14之间传输的过程中由于时钟信号总线、数据接收总线和数据反馈总线上产生的延时所造成的传输失误。例如图4示意出了由时钟信号总线引起的在主时钟端对(master_clk+,master_clk-)发出的系统时钟信号s_clk和时钟差分端对(s_clk+,s_clk-)所接收到的系统时钟信号s_clk之间存在延时tpd。

根据本公开的一个实施例，可以将数据写传输结构20中的所述地址编码add、读/写标识编码r/w和所述灰度命令编码cmd看作构成数据写编码块21，该数据写编码块21具有(j+k+e+q)比特的编码长度。该通信接口14还可以用于校验该数据写编码块21(包含j比特列地址编码、k比特行地址编码、e比特读/写标识编码和q比特灰度命令编码)的奇偶和编码长度。在该数据写编码块21的奇偶不正确或者编码长度不正确(例如不是(j+k+e+q)比特)时，该通信接口14拒绝接受该数据写编码块21并且拒绝将该数据写编码块21中的任何编码写入由该数据写编码块21中的地址编码add所指定的驱动单元。这种情况下，主控制器需要重新发送该数据写编码块21。

根据本公开的一个实施例，数据写传输结构20可以进一步包括g比特的奇偶校验编码p和h比特的接受标识编码ack，其中p和h均为正整数。该奇偶校验编码p用于表征所述数据写编码块21的奇偶(的正确性)。该接受标识编码ack用于指示通信接口14是否接受所述数据写编码块21。该g比特奇偶校验编码p可以具有奇偶正确状态(例如：逻辑“1”)和奇偶不正确状态(例如：逻辑“0”)。如果数据写编码块21的奇偶正确且编码长度也正确，主控制器发送该奇偶校验编码p具有奇偶正确状态，否则发送该奇偶校验编码p具有奇偶不正确状态。在一个示例性实施例中，该通信接口14可以采用偶校验位规则验证所述数据写编码块21的奇偶正确性。也就是说，通信接口14可以计量所述数据写编码块21中的例如逻辑“1”出现的次数(在另外的示例中也可以计量所述数据写编码块21中的例如逻辑“0”出现的数量)，若是逻辑“1”出现的次数为偶数，则奇偶校验编码p设置为逻辑“0”，若是逻辑“1”出现的次数为奇数，则奇偶校验编码p设置为逻辑“1”以使数据写编码块21中的例如逻辑“1”出现的次数的整体计量结果变为偶数。虽然在图4的例子中示意为：e＝1，g＝1，h＝1，这仅用于示例而不对本公开进行任何限定。在一个示例中，如图4所示，主控制器在系统时钟信号s_clk的时钟周期33的第一型跳变沿(例如图4中示意为下降沿)31时发送奇偶校验编码p。当通信接口14在该系统时钟信号s_clk的该时钟周期33的第二型跳变沿(例如图4中示意为上降沿)32时在其数据接收差分端对(dt_rcv+,dt_rcv-)上采样并接收到该奇偶校验编码p具有奇偶正确状态，则该通信接口14在该系统时钟信号s_clk的与所述主控制器发送所述奇偶校验编码p的那个时钟周期33间隔一个时钟周期(例如标记为35的那个时钟周期)之后的下一个时钟周期37的第一型跳变沿(例如图4中示意为下降沿)34时在其数据反馈差分端对(dt_rtn+,dt_rtn-)上发送接受标识编码ack。该通信接口14发送该接受标识编码ack用于通知主控制器其已接受了由主控制器发送至该通信接口14的数据写编码块21。

根据本公开的一个实施例，数据写传输结构20可以进一步包括i比特的返回标识编码ta，位于紧接所述奇偶校验编码之后，其中i是正整数。虽然图4的例子中示意为i＝1，这并不用于对本公开进行任何限定，只是举个例子。主控制器可以在该系统时钟信号s_clk的与所述主控制器发送所述奇偶校验编码p的那个时钟周期33间隔一个时钟周期(例如标记为35的那个时钟周期)之后的下一个时钟周期37的第二型跳变沿(例如图4中示意为上升沿)36时采样所述接受标识编码ack。也就是说，主控制器可以在该系统时钟信号s_clk的紧接着所述接受标识编码ack被发送的那个第一型跳变沿(例如图4中示意为下降沿)34之后的第二型跳变沿(例如图4中示意为上升沿)36时来采样并接收所述接受标识编码ack。在所述返回标识编码ta和所述接受标识编码ack被传输的那些时钟周期(图4示意的时钟周期35和37)里，主控制器可以将主数据发送端对(master_dt+,master_dt-)(也就是数据接收总线对)上的数据拉到设定的逻辑状态(例如图4示意为拉到逻辑“1”)，因为这期间的数据会被通信接口14忽略。

主控制器可以在所述系统时钟信号s_clk的紧接着当前数据写传输帧中其从通信接口14接收到所述接受标识编码ack的那个时钟周期37之后的下个时钟周期38的第一型跳变沿(例如图4中示意为下降沿)39开始发送下个数据写传输帧中该数据写传输结构20所包含编码的每个比特。也就是说，主控制器可以在时钟信号s_clk的紧接着当前数据写传输帧中其接收到所述接受标识编码ack的那个第二型跳变沿(例如图4示意为上升沿)36之后的那个第一型跳变沿(例如图4示意为下降沿)39开始发送下个数据写传输帧中该数据写传输结构20所包含编码的每个比特。通信接口14可以在当前数据写传输帧中接收到具有奇偶正确状态的奇偶校验码p之后开始向由当前数据写传输帧中的地址编码add识别的驱动单元drv(c,r)写入当前数据写传输帧中的所述q比特灰度命令编码。

根据本公开的一个实施例，如图5所示，示出了又一通信接口14与主控制器在写模式进行通信过程中的数据写传输结构40。在通信接口14与主控制器进行数据写传输的通信过程中，可能会出现主控制器需要在当前的数据写传输帧中重置通信的情形(例如：在主控制器发送的编码与通信接口14接收到的编码之间失调/不被系统时钟信号s_clk同步、数据写编码块21的奇偶不正确或者编码长度不正确等等情形出现时)，主控制器可以将系统时钟信号s_clk暂停一段预设的写暂停时间41(例如系统时钟信号s_clk的两个或两个以上的时钟周期)。通信接口14也因此重置。也就是说所述数据写传输结构20中所包含编码的所有比特均重置。在该预设的写暂停时间41结束后，主控制器恢复时钟信号s_clk的输出，同时开始发送新一个数据写传输帧中所述数据写传输结构20所包含编码的每个比特。

根据本公开的一个实施例，如图6所示，示出了又一通信接口14与主控制器在写模式进行通信过程中的编码传输时序图50。在这一例子中，当读/写标识编码r/w指示通信接口14工作于写模式时，主控制器可以连续发送所述led阵列中具有连续地址编码的一部分led中每个led的灰度命令编码cmd，其中该具有连续地址编码的一部分led从具有设定的起始地址编码addi的led开始至具有设定的结束地址编码adde的led为止。这一传输方式可以称为分部写模式。在当前数据写传输帧中，主控制器可以发送所述起始地址编码addi和由该起始地址编码addi所识别的led的灰度命令编码cmd，并且在紧接着当前数据写传输帧中的接收标识编码ack之后发送下一个数据写传输帧中的灰度命令编码cmd。在这种情况下，所述通信接口14用于以所述设定的起始地址编码addi为初始值将每个当前数据写传输帧中的地址编码add自动加1，并自动将下一个数据写传输帧中的灰度命令编码cmd传送给由当前数据写传输帧中的地址编码add自动加1后所确定的地址编码(即：add+1)对应的led，直至当前数据写传输帧中的地址编码add达到所述设定的结束地址编码adde为止。在一个实施例中，地址编码add的结构可以是列地址编码addc的优先级(或者位次)比行地址编码addr高，那么地址编码add的自动加1将首先从行地址编码addr开始，因而该具有连续地址编码的一部分led相对应的灰度命令cmd将以首先逐行其次逐列的顺序被刷新。例如图7示意出了一个28行乘44列的led阵列60，具有连续地址编码的一部分led61可以包括从led(37,0)到led(43,27)的那部分led。因而在这个例子中，该具有连续地址编码的一部分led61的起始地址编码addi＝[10010100000]，结束地址编码adde＝[10101111011]。那么在分部写模式下，该具有连续地址编码的一部分led61中的每个led的灰度命令编码cmd将会以首先逐行其次逐列的方式被连续地发送至与该部分led61对应的驱动单元drv(37,0)到drv(43,27)，为帮助理解，发送的顺序在图7中用带箭头的线示意出，即：首先第37列的第0行至第27行的每个led的灰度命令编码被逐行发送，紧接着第38列的第0行至第27行的每个led的灰度命令编码被逐行发送，以此类推，直至第43列的第0行至第27行的led的每个led的灰度命令编码被逐行发送完毕。

根据本公开的一个实施例，通信接口14与主控制器在读模式进行通信过程中可以具有数据读传输结构70，如图8所示。该数据读传输结构70也可以包括地址编码add和读/写标识编码r/w，与数据写传输结构20中的地址编码add和读/写标识编码r/w类似。该数据读传输结构70进一步包括灰度反馈编码cmdbk，具有q比特，因而以下也被提及为q比特灰度反馈编码cmdbk。该灰度反馈编码cmdbk用于表示由所述地址编码add识别的led的灰度命令值。

图9示出了根据本公开一示例性实施例的读模式下编码传输时序图80。主控制器可以在所述系统时钟信号s_clk(由主时钟端对(master_clk+,master_clk-)发出)的每个时钟周期的所述第一型跳变沿(图9的示例中示意为下降沿，用向下的箭头标注出)发生时由主数据发送端对(master_dt+,master_dt-)依次发送出所述数据读传输结构70中所包含编码的每个比特。相应地，通信接口14可以在所述系统时钟信号s_clk(由时钟差分端对(s_clk+,s_clk-)接收)的每个时钟周期的所述第二型跳变沿(图9的示例中示意为上降沿，用向上的箭头标注出)发生时依次采样传送至所述数据接收差分端对(dt_rcv+,dt_rcv-)的所述数据读传输结构70中所包含编码的每个比特。通信接口14还可以用于校验采样到的该数据读传输结构70中的地址编码add和读/写标识编码r/w的奇偶和编码长度。在地址编码add和读/写标识编码r/w的奇偶不正确或者编码长度不正确(例如不是(j+k+e)比特)时，该通信接口14拒绝接受该地址编码add，并且不做出响应，即不会向主控制器发送灰度反馈编码cmdbk。这种情况下，主控制器需要重新发送该地址编码add和读/写标识编码r/w。

根据本公开的一个实施例，数据读传输结构70可以进一步包括g比特的奇偶校验编码p，g为正整数。该奇偶校验编码p用于表征所述数据读传输结构70中的地址编码add和读/写标识编码r/w的奇偶(的正确性)。数据读传输结构70还可以进一步包括h比特的接受标识编码ack，h为正整数。该接受标识编码ack用于指示通信接口14是否接受所述数据读传输结构70中的地址编码add。该g比特奇偶校验编码p可以具有奇偶正确状态(例如：逻辑“1”)和奇偶不正确状态(例如：逻辑“0”)。如果数据读传输结构70中的地址编码add和读/写标识编码r/w(组合起来)的奇偶正确且编码长度也正确，主控制器发送该奇偶校验编码p具有奇偶正确状态，否则发送该奇偶校验编码p具有奇偶不正确状态。在一个示例性实施例中，该通信接口14可以采用偶校验位规则验证数据读传输结构70中的地址编码add和读/写标识编码r/w(组合起来)的奇偶正确性。也就是说，通信接口14可以计量所述数据读传输结构70中的地址编码add和读/写标识编码r/w(组合起来)中的例如逻辑“1”出现的次数(在另外的示例中也可以计量例如逻辑“0”出现的数量)，若是逻辑“1”出现的次数为偶数，则奇偶校验编码p设置为逻辑“0”，若是逻辑“1”出现的次数为奇数，则奇偶校验编码p设置为逻辑“1”以使数据读传输结构70中的地址编码add、读/写标识编码r/w和奇偶校验编码p(组合起来)的例如逻辑“1”出现的次数的整体计量结果变为偶数。虽然在图9的例子中示意为：e＝1，g＝1，h＝1，这仅用于示例而不对本公开进行任何限定。在一个示例中，如图9所示，主控制器在系统时钟信号s_clk的时钟周期73的第一型跳变沿(例如图9中示意为下降沿)71时发送奇偶校验编码p。当通信接口14在该系统时钟信号s_clk的该时钟周期73的第二型跳变沿(例如图9中示意为上降沿)72时在其数据接收差分端对(dt_rcv+,dt_rcv-)上采样并接收到该奇偶校验编码p具有奇偶正确状态，则该通信接口14在该系统时钟信号s_clk的与所述主控制器发送所述奇偶校验编码p的那个时钟周期73间隔一个时钟周期(例如标记为75的那个时钟周期)之后的下一个时钟周期77的第一型跳变沿(例如图9中示意为下降沿)74时在其数据反馈差分端对(dt_rtn+,dt_rtn-)上发送接受标识编码ack。该通信接口14发送该接受标识编码ack用于通知主控制器其已接受了由主控制器发送至该通信接口14的数据读传输结构70中的地址编码add。

根据本公开的一个实施例，数据读传输结构70可以进一步包括i比特的返回标识编码ta，位于紧接所述奇偶校验编码之后，其中i是正整数。虽然图4的例子中示意为i＝1，这并不用于对本公开进行任何限定，只是举个例子。主控制器可以在该系统时钟信号s_clk的与所述主控制器发送所述奇偶校验编码p的那个时钟周期73间隔一个时钟周期(例如标记为75的那个时钟周期)之后的下一个时钟周期77的第二型跳变沿(例如图9中示意为上升沿)76时采样所述接受标识编码ack。也就是说，主控制器可以在该系统时钟信号s_clk的紧接着所述接受标识编码ack被发送的那个第一型跳变沿(例如图9中示意为下降沿)74之后的第二型跳变沿(例如图9中示意为上升沿)76时来采样并接收所述接受标识编码ack。在所述返回标识编码ta和所述接受标识编码ack被传输的那些时钟周期(图9示意的时钟周期75和77)里，主控制器可以将主数据发送端对(master_dt+,master_dt-)(也就是数据接收总线对)上的数据拉到设定的逻辑状态(例如图9示意为拉到逻辑“1”)，因为这期间的数据会被通信接口14忽略。

根据本公开的一个实施例，如图8所示，数据读传输结构70可以进一步包括l比特的帧填补编码frm，位于紧接所述接受标识编码ack之后，其中l为正整数。该帧填补编码frm可以用于在读模式设定一段等待时间。该段等待时间能够允许数据从通信接口14有足够时间被传输至由地址编码add识别的驱动单元drv(c,r)。参考图9的例子，帧填补编码frm被示意为具有4比特，即：l＝4，但本领域的技术人员应该理解这仅仅是示例，并不用于限定本发明。该通信接口14用于从所述系统时钟信号s_clk的紧接着所述接受标识编码ack被发送的那个时钟周期77后的下个时钟周期开始的每个时钟周期的第一型跳变沿(例如图9中示意为下降沿，用向下的箭头表示)时在其数据反馈差分端对(dt_rtn+,dt_rtn-)上发送该帧填补编码frm的每个比特。例如：该通信接口14从所述系统时钟信号s_clk的紧接着所述接受标识编码ack被发送的那个时钟周期77后的下个时钟周期的第一型跳变沿(例如：下降沿)79开始发送4比特帧填补编码frm的最高位比特frm[3]，并在之后的连续三个时钟周期的每个时钟周期的下降沿80、81、82时分别发送该4比特帧填补编码frm的次高位比特frm[2]、第三高位比特frm[1]和最低位比特frm[0]。

根据本公开的一个实施例，该通信接口14用于从所述系统时钟信号s_clk的紧接着所述帧填补编码frm被发送完毕(例如图9的示例中4比特帧填补编码frm的最后一个比特frm[0]在时钟周期83发送完毕)之后的下个时钟周期开始的每个时钟周期的所述第一型跳变沿(例如图9中示意为下降沿，用向下的箭头表示)时在其数据反馈差分端对(dt_rtn+,dt_rtn-)上发送所述灰度反馈编码cmdbk的每个比特。参考图9的例子，该通信接口14从所述系统时钟信号s_clk的紧接着所述帧填补编码frm的最后一个比特frm[0]被发送完毕的那个时钟周期83后的下个时钟周期的第一型跳变沿(例如：下降沿)84开始发送q比特灰度反馈编码cmdbk的最高位比特cmdbk[q-1]，并在之后的连续多个(例如：图9的例子中为q-1个)时钟周期的每个时钟周期的下降沿时依次发送该q比特灰度反馈编码cmdbk的剩余q-1个比特：cmdbk[q-2]、……、cmdbk[0]，直至该q比特灰度反馈编码cmdbk的最后一个比特(图9的例子中示意为最低位比特cmdbk[0])在下降沿86被发送完毕为止。

根据本公开的一个实施例，主控制器与通信接口14之间将所述数据读传输结构70中所包含编码的所有比特传输完毕一次构成一个数据读传输帧。主控制器与通信接口14之间每完成一个数据读传输帧的传输，就实现了一次数据读传输结构70中所包含编码的所有比特的刷新(例如所有比特的数值/逻辑状态的刷新)。一个数据读传输帧的传输完毕后，将进行下一个数据读输帧的传输。所述主控制器用于在系统时钟信号s_clk的紧接着当前数据读传输帧中所述灰度反馈编码cmdbk的最后一个比特(图9的例子中示意为最低位比特cmdbk[0])被发送出的那个第一型跳变沿(例如图9中示意的下降沿86)后的下个时钟周期的第一型跳变沿(例如图9中示意的下降沿85)开始发送下个数据读传输帧中该数据读传输结构70所包含编码的每个比特。

根据本公开的一个实施例，如图10所示，示出了又一通信接口14与主控制器在读模式进行通信过程中的数据读传输结构90。在通信接口14与主控制器进行数据读传输的通信过程中，可能会出现主控制器需要在当前的数据读传输帧中重置通信的情形(例如：在主控制器发送的编码与通信接口14接收到的编码之间失调/不被系统时钟信号s_clk同步、地址编码add和读/写标识编码r/w的奇偶不正确或者编码长度不正确等等情形出现时)，主控制器可以将所述系统时钟信号s_clk暂停一段预设的读暂停时间91(例如系统时钟信号s_clk的两个或两个以上的时钟周期)。通信接口14也因此重置。也就是说所述数据读传输结构70中所包含编码的所有比特重置。在该预设的读暂停时间91过后，主控制器恢复所述系统时钟信号s_clk的输出，同时开始一个新的数据读传输帧中该数据读传输结构70所包含编码的每个比特的发送。

本领域的技术人员应理解，本公开所示实施例中所用的术语是说明和示例性、而非限制性的术语。由于本公开能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。