移位暂存电路及栅极驱动器的制作方法

本公开文件涉及一种移位暂存电路及栅极驱动器，特别是一种能够稳定输出低电压的移位暂存电路及栅极驱动器。

背景技术：

在常见的显示面板架构中，栅极驱动器由多个移位暂存电路组成，栅极驱动器运行时需要能够输出稳定信号的移位暂存电路，然而传统的移位暂存电路中控制输出信号的电路缺乏稳定控制驱动电压的设计，进而影响输出信号的稳定性而造成输出错误的信号，因此需要设计能够稳定控制驱动电压的移位暂存电路。

技术实现要素：

本公开内容的一实施例中，一种移位暂存电路包含输入电路、驱动电路及下拉电路。输入电路用以接收第一时钟信号并耦接于移位暂存电路的第一节点，输入电路响应于第一时钟信号而输出第一电压到第一节点。驱动电路用以接收第一时钟信号及第二时钟信号并耦接于第一节点，驱动电路响应于第一时钟信号及第二时钟信号而调整第一节点的第一电压。下拉电路用以接收第一节点的第一电压并耦接于移位暂存电路的输出端，下拉电路响应于第一节点的第一电压而输出一第一电压到输出端。

本公开内容的另一实施例中，一种包含多个移位暂存电路的栅极驱动器。移位暂存电路彼此串接，移位暂存电路的第一移位暂存电路用以接收第一时钟信号及第二时钟信号，第一移位暂存电路响应于第一时钟信号及第二时钟信号以控制第一移位暂存电路当中的第一节点的电压，第一移位暂存电路根据第一节点的电压输出第一电压。移位暂存电路的第二移位暂存电路用以接收第三时钟信号及第四时钟信号，第二移位暂存电路响应于第三时钟信号及第四时钟信号以控制第二移位暂存电路的第二节点的电压，第二移位暂存电路根据第二节点的电压输出第一电压，第一时钟信号及第三时钟信号彼此反相，第二时钟信号与第四时钟信号于不同期间各自产生脉冲信号。

综上所述，通过周期性地将第一节点耦合到比系统低电压更低的电位，使输出信号能够稳定地持续输出低电压，让后续的电路能够稳定操作以避免输出错误的信号。

附图说明

图1示出根据本公开文件的一实施例的显示面板示意图。

图2示出根据本公开文件的一实施例的栅极驱动器功能方框图。

图3示出根据本公开文件的一实施例的移位暂存电路图。

图4示出对应于图3移位暂存电路的信号时序图。

图5示出根据本公开文件的一实施例的移位暂存电路于输入时间的操作示意图。

图6示出根据本公开文件的一实施例的移位暂存电路于上拉时间的操作示意图。

图7示出根据本公开文件的一实施例的移位暂存电路于维持时间的操作示意图。

图8示出根据本公开文件的一实施例的移位暂存电路于下拉时间的操作示意图。

图9示出根据本公开文件的一实施例的移位暂存电路于稳压时间的操作示意图。

附图标记说明如下：

100：显示面板

110：时序控制电路

120：栅极驱动器

122：第n-1级移位暂存电路

124：第n级移位暂存电路

126：第n+1级移位暂存电路

128：第n+2级移位暂存电路

124a：输入电路

124b：驱动电路

124c：下拉电路

124d：稳压电路

124e：上拉电路

130：源极驱动器

140：影像显示区

142：显示像素

t1～t9：晶体管

vgh、vgl：电压

c1、c2：电容

em[n-1]、em[n]、em[n+1]、em[n+2]：输出信号

q、b、k、p：节点

ck1～ck4：时钟信号

gl1、gl2、gl3、gln、glm：扫描线

sl1、sl2、sl3、slk：数据线

tc1：信号线

tp1：输入时间

tp2：上拉时间

tp3：维持时间

tp4：下拉时间

tp5：稳压时间

具体实施方式

在本文中所使用的用词「包含」、「具有」等等，均为开放性的用语，即意指「包含但不限于」。此外，本文中所使用的「及/或」，包含相关列举项目中一或多个项目的任意一个以及其所有组合。

于本文中，当一元件被称为「连结」或「耦接」时，可指「电性连接」或「电性耦接」。「连结」或「耦接」亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用「第一」、「第二」、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本公开文件。

请参考图1，图1示出根据本公开文件的一实施例的显示面板示意图。如图1所示，显示面板100包含时序控制电路110、栅极驱动器120、源极驱动器130及影像显示区140。影像显示区140由多个扫描线gl1～gln及多个数据线sl1～sln交错配置而成，包含多个显示像素142，在此以数量n作为举例说明，n的数量可以根据实际应用的面板尺寸而有所调整。时序控制电路110耦接于栅极驱动器120及源极驱动器130，通过信号线tc1发送时序控制信号控制源极驱动器130电路操作的时序，时钟信号ck1～ck4控制栅极驱动器120。栅极驱动器120通过m个扫描线gl1～glm输出栅极驱动信号到影像显示区140给对应的显示像素142。源极驱动器130通过k个数据线sl1～slk输出源极驱动信号到影像显示区140给对应的显示像素142。于一实施例中，显示面板100为分辨率1920x1080的屏幕，m为1080，k为1920。

请参考图2，图2示出根据本公开文件的一实施例的栅极驱动器功能方框图，栅极驱动器120包含多个移位暂存电路彼此串接。第n级移位暂存电路124接收时钟信号ck2及时钟信号ck4，第n级移位暂存电路124的上一级第n-1级移位暂存电路122或下一级第n+1级移位暂存电路126接收时钟信号ck1及时钟信号ck3，以此类推。换句话说，时钟信号ck1、时钟信号ck3及时钟信号ck2、时钟信号ck4两组时钟信号为交错输入到各级移位暂存电路，如图2所示出。

应注意的是，为了方便说明，在图2中仅示出第n-1级移位暂存电路122、第n级移位暂存电路124、第n+1级移位暂存电路126及第n+2级移位暂存电路128，实际数量不以此为限。第n-1级移位暂存电路122用以产生输出信号em[n-1]，第n级移位暂存电路124用以产生输出信号em[n]，以此类推。而每一级的移位暂存电路的输出信号会再输入到下一级移位暂存电路，如图2所示，每一级的移位暂存电路都通过上一级的输出信号当作输入信号，达到当前一级连动下一级的效果。

请参考图3，图3示出根据本公开文件的一实施例的移位暂存电路图，在此以第n级移位暂存电路124作为例子说明。第n级移位暂存电路124包含输入电路124a、驱动电路124b、下拉电路124c、稳压电路124d及上拉电路124e，在此实施例中电压vgh表示高电压，例如5v，电压vgl表示低电压，例如-4v，以下介绍各个电路的结构及操作方式。于第n-1级移位暂存电路122或第n+1级移位暂存电路126中，时钟信号ck2替换成时钟信号ck1，时钟信号ck4则替换成时钟信号ck3。

输入电路124a用以接收时钟信号ck4并耦接于节点q，输入电路124a响应于时钟信号ck4将输出信号em[n-1]输出到节点q，输出信号em[n-1]于不同期间呈现高电压及低电压状态，因此，输入电路124a是响应于时钟信号ck4将输出信号em[n-1]代表的电压写到节点q。输入电路124a包含晶体管t1，晶体管t1包含第一端、第二端及控制端，晶体管t1的第一端用以接收输出信号em[n-1]，晶体管t1的第二端耦接于节点q，晶体管t1的控制端用以接收时钟信号ck4，晶体管t1根据时钟信号ck选择性地导通。

驱动电路124b用以接收时钟信号ck2及时钟信号ck4并耦接于节点q，驱动电路124b响应于时钟信号ck2及时钟信号ck4而控制或调整节点q的电压。在一实施例中，驱动电路124b包含晶体管t2、晶体管t3及电容c1，晶体管t2及晶体管t3包含第一端、第二端及控制端，晶体管t2的第一端用以接收电压vgh，晶体管t2的第二端耦接于节点b，晶体管t2的控制端用以接收时钟信号ck4，晶体管t2根据时钟信号ck4选择性地导通。晶体管t3的第一端耦接于晶体管t2的第二端及节点b，晶体管t3的第二端用以接收电压vgl，晶体管t3的控制端用以接收时钟信号ck2，晶体管t3根据时钟信号ck2选择性地导通。电容c1包含第一端及第二端，电容c1的第一端耦接于晶体管t2的第二端、晶体管t3的第一端及节点b，电容c1的第二端耦接于节点q。

下拉电路124c用以接收节点q的电压并耦接于节点q及输出端，下拉电路124c响应于节点q的电压而输出电压vgl到输出端。下拉电路124c包含晶体管t4，晶体管t4包含第一端、第二端及控制端，晶体管t4的第一端用以接收电压vgl，晶体管t4的第二端耦接于输出端，晶体管t4的控制端用以接收节点q的电压，晶体管t4根据节点q的电压选择性地导通。

稳压电路124d用以接收输出信号em[n-1]及节点q的电压并耦接于节点q，稳压电路124d响应于输出信号em[n-1]而控制节点k的电压，响应于节点q的电压而控制节点p的电压，响应于节点p的电压而输出电压vgh到节点q。在一实施例中，稳压电路124d包含晶体管t5～晶体管t8及电容c2，晶体管t5～晶体管t8均包含第一端、第二端及控制端，晶体管t5的第一端耦接于节点k，晶体管t5的第二端用以接收电压vgh，晶体管t5的控制端用以接收输出信号em[n-1]，晶体管t5根据输出信号em[n-1]选择性地导通。

此外，晶体管t6的第一端用以接收电压vgl，晶体管t6的第二端耦接于节点p，晶体管t6的控制端耦接于节点k，晶体管t6根据节点k的电压选择性地导通。晶体管t7的第一端耦接于晶体管t6的第二端，晶体管t7的第二端用以接收电压vgh，晶体管t7的控制端耦接于节点q，晶体管t7根据节点q的电压选择性地导通。晶体管t8的第一端耦接于节点q，晶体管t8的第二端用以接收电压vgh，晶体管t8的控制端耦接于节点p，晶体管t8根据节点p的电压选择性地导通。电容c2包含第一端及第二端，电容c2的第一端用以接收时钟信号ck4，电容c2的第二端耦接于节点k。

上拉电路124e用以接收节点p的电压并耦接于输出端，上拉电路124e响应于节点p的电压而输出第二电压到输出端。上拉电路包含晶体管t9，晶体管t9包含第一端、第二端及控制端，晶体管t9的第一端耦接于输出端，晶体管t9的第二端用以接收电压vgh，晶体管t9的控制端耦接于节点p，晶体管t9根据节点p的电压选择性地导通。

请参考图4，图4示出对应于图3移位暂存电路的信号时序图。图4中包含时钟信号ck1～时钟信号ck4、输出信号em[n-1]、输出信号em[n]、节点q、节点p及节点k的信号时序。如图4所示，第n级移位暂存电路124操作于输入时间tp1、上拉时间tp2、维持时间tp3、下拉时间tp4及稳压时间tp5。以下详细说明第n级移位暂存电路124操作于各时间区间时的操作方式。

请同时参考图4及图5，图5示出根据本公开文件的一实施例的移位暂存电路于输入时间的操作示意图。于输入时间tp1时，时钟信号ck2为高电位，时钟信号ck4为低电位，上一级的输出信号em[n-1]为电压vgh。时钟信号ck4为低电位使晶体管t1及晶体管t2导通，晶体管t1导通将输出信号em[n-1]的高电位输出到节点q，晶体管t2导通将电压vgh输出到节点b，使电容c1充电，节点q的电压变为电压vgh。时钟信号ck4的低电位充电到电容c2使得节点k变为低电位将晶体管t6导通将电压vgl输出到节点p，q点的高电位使晶体管t7关闭，此时，由晶体管t6提供电压vgl至节点p，节点p的电压变为低电位，使晶体管t8及晶体管t9导通。q点的高电位使晶体管t4关闭，晶体管t9导通使电压vgh的输出到输出端，输出信号em[n]为电压vgh。

请同时参考图4及图6，图6示出根据本公开文件的一实施例的移位暂存电路于上拉时间的操作示意图。于上拉时间tp2时，时钟信号ck2为低电位，时钟信号ck4为高电位，上一级的输出信号em[n-1]为电压vgh。时钟信号ck4为高电位使晶体管t1、晶体管t2及晶体管t6关闭，节点p的电压由于寄生电容而维持低电位一段时间使晶体管t8及晶体管t9导通，将电压vgh输出到节点q，使节点q为高电位，关闭晶体管t4。晶体管t9导通将电压vgh输出到输出端，使输出信号em[n]为电压vgh。

请同时参考图4及图7，图7示出根据本公开文件的一实施例的移位暂存电路于维持时间的操作示意图。于维持时间tp3时，时钟信号ck2由低电位转为高电位，时钟信号ck4为高电位，上一级的输出信号em[n-1]为电压vgl。晶体管t5导通使节点k为高电位而使晶体管t6关闭。节点p维持低电位导通晶体管t8，使节点q的电压维持在高电位，节点q的高电位将晶体管t4关闭。晶体管t9导通将电压vgh输出到输出端，使输出信号em[n]维持为电压vgh。

请同时参考图4及图8，图8示出根据本公开文件的一实施例的移位暂存电路于下拉时间的操作示意图。于下拉时间tp4时，时钟信号ck2为高电位，时钟信号ck4为低电位，上一级的输出信号em[n-1]为电压vgl。晶体管t1导通将输出信号em[n-1]输出到节点q，此时节点q的电压为电压vgl加上晶体管t1的临界电压vth1。由于输出端位于晶体管t4的第二端，因此输出信号em[n]的电压会受到晶体管t4的控制端影响，是以输出信号em[n]根据耦接于晶体管t4的控制端的节点q的电压，此阶段晶体管t4处于饱和区，节点q的电压为电压vgl加上晶体管t1的临界电压，输出信号em[n]则是由电压vgh被放电，直到输出信号em[n]变成与节点q的电压相差晶体管t4的临界电压值，晶体管t4则会进入关闭的状态，而使输出信号em[n]的电压为电压vgl、临界电压vth1及临界电压vth4的和，此亦为输出信号em[n]能够输出的最低电压。

请同时参考图4及图9，图9示出根据本公开文件的一实施例的移位暂存电路于稳压时间的操作示意图。于稳压时间tp5时，时钟信号ck2为低电位，时钟信号ck4为高电位，上一级的输出信号em[n-1]为电压vgl。此时节点b从上一阶段的电压vgh变为电压vgl，因节点q为浮接状态，节点q的电压由于电容c1耦合而下降电压δv，变为电压vgl加临界电压vth1减电压δv。使节点q能够下降到比电压vgl更低的电位，晶体管t4进入线性区，因此输出信号em[n]的电压可被完整放电至电压vgl，而达到稳定输出电压vgl的效果。

综上所述，通过周期性地将节点q耦合到比低电压更低的电位，使输出信号能够稳定地持续输出低电压，让后续的电路能够稳定操作以避免输出错误的信号。

本领域技术人员应当明白，在各个实施例中，各个电路单元可以由各种类型的数字或模拟电路实现，亦可分别由不同的集成电路芯片实现。各个元件亦可整合至单一的集成电路芯片。上述仅为例示，本公开内容并不以此为限。电子元件如电阻、电容、二极管、晶体管开关等等，皆可由各种适当的元件。举例来说，晶体管t1～t9可根据需求选用金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)、双极性接面型晶体管(bipolarjunctiontransistor，bjt)或其他各种类型的晶体管实作。

虽然本公开内容已以实施方式公开如上，然其并非用以限定本公开内容，任何本领域技术人员，在不脱离本公开内容的构思和范围内，当可作各种变动与润饰，因此本公开内容的保护范围当视权利要求所界定者为准。