专利名称：半导体制造方法和曝光掩模的制作方法
技术领域：
本发明涉及在用于制造半导体器件的光刻(lithography)工艺中所用的一种半导体制造方法和一种曝光掩模。
背景技术：
因为MOS型逻辑器件要求更高的功能性并且存储器件要求更大的存储容量，所以半导体器件的集成度每三年恒定地增长四倍。集成度的提高通过小型化半导体器件的设计尺寸来实现。该小型化非常地有利，因为它提高半导体器件中的运行速度和降低功率消耗，因而被越来越需要。
在这样的情形下，缩小至0.1μm或以下的尺寸已被要求作为半导体器件的最小处理尺寸，例如布线节距、栅极间隙等，并且半导体器件的制造工艺变得越来越困难。
特别地，光刻技术更是面临大得多的难度。在光刻技术中，利用曝光装置所产生的紫外线光，将形成于掩模中的电路图案转移到半导体衬底的抗蚀膜。该抗蚀膜然后被显影，以在抗蚀膜中形成电路图案。以该电路图案为基础进行蚀刻，以形成电路元件，比如栅极和布线。具有0.193μm波长的ArF受激准分子激光被用作紫外线光源。
近来，半导体器件的最小处理尺寸变得小于曝光装置的光源的波长。即使采用图像缩小投影(reduction projection)以增大数值孔径，仍然超过分辨率限制。因此存在这样的问题，抗蚀膜上的曝光图案的边缘位置和形状会变形，即掩模中形成的图案无法被准确地转移到抗蚀膜上。
如果利用如图1中虚线所示的掩模图案101，则抗蚀膜上形成的实际布线102的端部会退回或被后移，并且其拐角部分呈被圆化，如图1中实线所示。该现象被称为“缩短(shortening)”。该缩短现象随着设计布线宽度的缩小而日益显著。如果缩短量超过容许值，则会发生错误连接或布线短路。
提出了各种技术(例如下面引用的专利文件)以抑制这种由于光学邻近效应所造成的缩短现象。例如，已提出光学邻近校正(OPC)方法。在OPC方法中，掩模图案被扩展得大于该缩短出现之处的设计布线图案。可选地，虚(dummy)图案被排列于该缩短出现之处的周围，以抑制该缩短。
例如，如图2A所示，称为“锤头”或“衬线”的四个校正图案104被添加于布线图案103的拐角处。可选地，如图2B所示，许多校正图案106被排列于布线图案105的端部周围，以抑制该缩短。
专利文件1日本特开平专利申请号10-198048专利文件2日本特开平专利申请号11-95406然而在图2A所示的方法中，当多个布线图案103被排列为彼此平行和接近时，没有足够的空间以接纳所需的校正图案104，导致不能足够地抑制该缩短。如果校正图案104极大地延伸，则它们变得彼此连接，这会产生其它问题。
在图2B所示的方法中，当布线图案105被排列为彼此接近时，也没有足够的空间以接纳所需的校正图案106，特别是在圆形区域B，导致与图2A中所示相同的问题。
发明内容
因此，考虑到上述问题而实现本发明，并且本发明旨在提供能够抑制光刻工艺中的缩短问题、错误连接和布线短路的一种半导体制造方法和一种曝光掩模。
按照本发明的一方案，提供一种包括光刻工艺的半导体制造方法，该光刻工艺具有曝光步骤，用于利用曝光光线，将掩模的掩模图案的图像投影到光阻层上。在该方法中，该掩模图案包括对应于电路图案的第一图案，其具有光透射性；第二图案，其具有相反的光透射性，排列于该第一图案之内并且与该第一图案隔离开。
按照本发明的另一方案，提供一种用于制造包括第一区域和第二区域的半导体器件的方法，该第一区域具有紧密的栅极图案，该第二区域具有稀疏的栅极图案，该方法包括具有曝光步骤的光刻工艺，该曝光步骤利用曝光光线，将掩模的掩模图案的图像投影到该半导体器件的光阻层上。在该方法中，该掩模图案包括在对应于该第一区域的区域中，第一图案是屏蔽光的并且对应于所述栅极图案，并且第二图案是透光的，并且排列于该第一图案之内，与该第一图案相分离；以及在对应于该第二区域的区域中，第三图案是屏蔽光的并且对应于所述栅极图案；其中该第一图案的宽度大于该第三图案的宽度。
按照本发明的另一方案，提供一种用于制造包括第一区域和第二区域的半导体器件的方法，该第一区域具有紧密的布线图案，该第二区域具有稀疏的布线图案，该方法包括具有曝光步骤的光刻工艺，该曝光步骤利用曝光光线，将掩模的掩模图案的图像投影到该半导体器件的光阻层上。在该方法中，该掩模图案包括在对应于该第一区域的区域中，第一图案是透光的并且对应于所述布线图案，第二图案是屏蔽光的，并且排列于该第一图案之内，且与该第一图案相分离；以及在对应于该第二区域的区域中，第三图案是透光的并且对应于所述布线图案；其中该第一图案的宽度大于该第三图案的宽度。
按照本发明，能够有效地抑制缩短现象。
本发明的特征和优点将在下面的描述中加以阐述，并且从说明书和附图中将部分地变得明显，或者可按照说明书中所提供的指导、通过实践本发明来获悉。
图1示出形成于抗蚀膜上的现有技术的掩模图案及其布线图案；图2A示出现有技术的校正锤头图案；图2B表示现有技术的另一组校正图案；图3A至3C说明本发明的原理；图4是按照本发明第一实施例的掩模图案的平面图；图5A示出按照本发明第一实例的掩模图案及其成形的布线图案；图5B示出现有技术的比较样本掩模图案及其成形的布线图案；图6是说明缩短与辅助图案宽度之间关系的图；图7A示出按照实施例的掩模图案及其模拟的布线图案；图7B示出按照比较样本的掩模图案及其模拟的布线图案；图8A至8D示出按照第一实施例的第一可选实例的可选掩模图案；
图9是第一实施例的第二可选实例的平面图；图10是具有紧密和稀疏的掩模图案的平面图；图11A至11C说明按照本发明第二实施例的光刻工艺。
具体实施例方式
下面参照附图，描述本发明的实施例。
图3A至3C说明本发明的原理。图3A是按照本发明的曝光掩模的顶部平面视图。图3B是该曝光掩模的横截面侧视图。图3C说明抗蚀层表面上的光照分布。
参见图3A，形成于曝光掩模中的掩模图案MP包括第一图案MP1和第二图案MP2。第一图案MP1在其端部具有第一掩模区域A1，在其中央具有第二掩模区域A2，如图3A所示。第二图案MP2被置于第一图案MP1之内和第二掩模区域A2中。
在这种情况下，第一图案MP1是透光的。第二图案MP2和第一图案MP1以外的区域具有遮光性。具有相反透射性的另一掩模图案也被包含于本发明中，但是其说明被省略。
参见图3B和3C，如果未设置第二图案MP2，则其上投影有掩模图案MP图像的抗蚀膜(未示出)上的光照由图3C中的虚线IL1表示。经过第一图案MP1的第一区域A1透射的曝光光线照射与区域A1相对应的区域R1。当到达R1a时，因为第一图案MP1的边缘MP1a的邻近效应，光照会下降。因为较少的邻近效应，与第二掩模区域A2相对应的区域R2上的光照高于区域R1。假设足够曝光的阈值是如图3C所示的TH，在光照低于TH的区域中出现缩短。该缩短量由S1表示。
另一方面，当第二图案MP2设置于第一图案MP1之内时，经过第二掩模区域A2透射的光被第二图案MP2部分地屏蔽。第二图案MP2足够之小，从而第二图案MP2的图像无法投影到抗蚀层上，因此第二图案MP2之外透射的光被衍射和分布于抗蚀层上的整个区域R2。因此，半影区域R2中的光照分布IL2是平坦的，并且低于光照分布IL1。
另一方面，由于第二图案MP2未形成于第一掩模区域A1中，区域R1上的光照与光照分布IL1基本相同。
在这种条件下，当增加光源强度时，得到的光照IL3按比例地变大。然后，光照分布IL3在TH以下所在的缩短部分变小。也就是说，缩短量S2小于S1。
在这种方式下，本发明能够有效地抑制该缩短。尽管图3为了简明仅利用了光照，但是实际的曝光量由(曝光×时间)来确定。因此，取代增加光源强度，还能够延长曝光时间或提高灵敏度。
第一实施例下面说明按照本发明第一实施例的掩模图案。
图4是按照本发明第一实施例的掩模图案的平面图。图4中所示掩模图案例如是在半导体器件上形成布线层中所用的曝光掩模的掩模图案。
参见图4，掩模图案10包括布线图案11和形成于布线图案11之内的辅助图案12。四个矩形图案11被平行地放置，并且一个矩形图案11被垂直于这四个图案放置。紫外光被屏蔽在布线图案11之外，并且经过布线图案11透射。
辅助图案12被形成于布线图案11之内，并且被构造为屏蔽紫线光。每个布线图案11在其纵向端部11a具有第一区域11-1，并且在这些第一区域之间具有第二区域11-2。辅助图案12被形成于第二区域11-2中。辅助图案12被平行于布线图案11放置，并且与布线图案11的侧边隔离开。如图4所示，第一区域11-1位于布线图案11的端部与辅助图案12的端部之间。
每个辅助图案12的宽度W1被这样确定，使得在抗蚀膜(未示出)上不形成图像，该抗蚀膜是通过曝光将掩模图案10转移到其上的成像平面。通过以这种方式限定辅助图案12，经过布线图案11透射的紫外光被扩散到与辅助图案12相对应的成像平面上的区域，并且它的光照强度与未设置辅助图案12的情况相比有所降低。
另一方面，在第一区域11-1中在布线图案11的端部没有辅助图案12。因此，光照强度在与第一区域相对应的成像平面上的区域没有降低，与不设置辅助图案12的情况中相同，因为光照强度是由布线图案11外部区域中的邻近效应确定的。因此，由于上述原理，通过设置辅助图案12，与对应于第二区域11-2的成像平面上的区域相比而言，光照强度在与第一区域11-1相对应的成像平面上的区域相对地有所增大。曝光量(这里被称为“光接收面上的曝光量”)在更大面积上变得相等，从而抑制布线图案的端部11a处的缩短。
辅助图案12的适当宽度W1根据曝光装置的投影分辨率来确定。投影于成像平面上的缩小的宽度W1优选地在光源波长2％～20％的范围中。如果该缩小的宽度大于20％，则辅助图案12可形成图像。如果该缩小的宽度小于2％，则光照的相等性会降级。例如，如果具有193μm波长的受激准分子激光被用作光源，则投影到成像平面上的辅助图案12的缩小的宽度W1优选地在4nm～40nm范围中，并且更优选地在15nm～40nm范围中。
除非另有限定，掩模图案10任一部分的长度意味着投影到成像平面上的缩小的长度。如果曝光装置具有用于投影的缩小比例4∶1，则掩模图案任一部分的长度在成像平面上被缩小至1/4。在该说明书中，宽度方向长度意味着矩形较短边方向上的长度。
辅助图案12的端部12a与布线图案11的端部11a之间的距离L1根据使用于曝光的光源波长、布线图案11的结构和布局来适当地选择。例如，如果ArF受激准分子激光(波长193nm)被用作光源，布线图案的宽度是90nm，则距离L1优选地在50nm～200nm范围中。
优选地，辅助图案12被基本放置于布线图案11的宽度中央，以防止投影到成像平面上的布线图案11的图像在宽度上有所下降。
按照该实施例，具有布线图案11之内的辅助图案12的掩模图案10能够有效地抑制缩短问题，即使布线图案11被紧密地排列以至于无法设置锤头。按照该实施例的掩模图案10还在布线图案11之间的间隔变短和曝光装置的波长变短的条件下被利用。
在按照该实施例的曝光掩模的掩模图案10中，布线图案11的内部是透光的，并且布线图案11之外的区域和辅助图案具有屏蔽光的特性。然而，还能够利用具有相反光透性的掩模图案。也就是说，布线图案11的内部具有屏蔽光的特性，布线图案11之外的区域和辅助图案12是透光的。在这种情况下，经过辅助图案12透射的光会漫射，并且光照在成像布线图案11的中间部分而非其端部有所增大，使得光照在布线图案11上相等地分布。因此，通过降低与曝光时间相乘的光源功率(亮度)的量(这里被称为“光源的曝光量”)，能够抑制缩短问题。这样的掩模图案例如能够用于形成栅极层作为MOS晶体管的栅极，并且将在下面的第二实施例中更为具体地说明。
第一实例利用按照本发明第一实施例的曝光掩模，在涂敷于硅衬底上的抗蚀膜上形成布线图案。
图5A示出掩模图案，其具有按照第一实施例形成的辅助图案和布线图案。图5b示出用于比较的现有技术的掩模图案，其具有锤头和布线图案。
参见图5A，按照第一实施例的掩模图案包括布线图案11和置于布线图案11内的辅助图案12。投影到抗蚀膜上的布线图案11的缩小的纵向长度L2是750nm。投影到抗蚀膜上的布线图案11的缩小的宽度是90nm。辅助图案12的缩小的纵向长度是650nm。辅助图案12的缩小的宽度W3在4nm～15nm范围中。布线图案11的端部11a与辅助图案12的端部12a之间的距离L1被限定为50nm。为了进行比较，还形成无辅助图案(宽度W3是0)的掩模。
曝光装置利用ArF受激准分子激光(波长193nm)作为光源，并使用具有1/4缩小比例的缩小投影系统(掩模图案尺寸∶成像图案尺寸＝4∶1)。250nm厚的正型化学放大抗蚀膜被涂敷于硅衬底上，并且被曝光和显影以在抗蚀膜中形成布线图案16的孔径。
光源的曝光量被选择为使得缩短量最小化(如下所述)。例如，光源曝光量在辅助图案宽度W3为15nm情况下与无辅助图案情况相比增大了25％。
如图5A右侧所示，缩短量SH1被限定为掩模图案的端部和成形布线图案16的端部之间的距离。也就是说，缩短量SH1＝(投影到成像平面上的掩模图案的缩小长度L2-形成于抗蚀膜上的布线图案16的长度L3)/2。
比较样本如图5B所示，不按照本发明的掩模图案110包括具有与第一实例相同尺寸的布线图案11和形成于布线图案111四个拐角处的四个辅助图案(锤头)112。布线图案111的纵向长度L2与第一实例相同。辅助图案112的纵向长度是50nm，宽度W4是0nm～15nm。曝光装置和抗蚀膜等的条件与第一实例中相同。
图6说明第一实例和比较样本中缩短量与辅助图案宽度之间的关系。在图6中，菱形表示第一实例中的缩短，正方形表示比较样本中的缩短。
参见图6，可理解在第一实例和比较样本中，辅助图案宽度越宽，缩短量越少。与比较样本相比，第一实例给出基本相等的缩短量。
在比较样本中，当多个布线图案平行地排列时，辅助图案W4越宽，相邻布线图案之间的间隔变得越短。在第一实例中，当多个布线图案平行地排列时，即使辅助图案W3变宽，相邻布线图案之间的间隔保持恒定。因此，第一实施例是有利的，因为它能够有效地防止短路，特别是在布线节距变短时。
在多个布线图案紧密排列的条件下，对第一实例和比较样本进行模拟。
图7A和7B说明第一实例和比较样本的模拟结果。在图7A和7B中，在左侧示出掩模图案，在右侧示出模拟所得的图像图案。掩模图案和成像的图案在附图中充分地缩放。用于模拟的光源和图像投影系统被选择为与第一实例中相同。
如图7A左侧所示，按照第一实例的掩模图案具有平行排列的九个布线图案。这些布线图案具有750nm的纵向长度和90nm的宽度。辅助图案具有650nm的纵向长度和20nm的宽度。布线图案的端部与辅助图案的端部之间的距离是50nm。布线图案节距P1被选择为170nm。
另一方面，如图7B左侧所示，按照比较样本的掩模图案具有平行排列的九个布线图案。这些布线图案具有750nm的纵向长度和90nm的宽度。辅助图案具有50nm的纵向长度和30nm的宽度。
如表示比较样本掩模图案模拟结果的图7B的右侧所示，成像图案的缩短量是40nm。该缩短被抑制，但是相邻布线图案在一些部分处连接，造成短路。
另一方面，如说明第一实例掩模图案模拟结果的图7A的右侧所示，成像图案的缩短量仍是40nm。然而，在相邻布线图案之间无连接部分，并且无短路。
因此，即使在布线图案节距减少时，按照第一实例的掩模图案能够在避免布线图案短路的同时抑制缩短问题。
接着，下面说明按照第一实施例的第一可选实例的掩模图案。
图8A至8D是按照第一实施例的第一可选实例的掩模图案的平面视图。
参见图8A和8B，按照第一可选实例的掩模图案30和35在布线图案11的内部具有串行排列和彼此分离的多个辅助子图案31a-31c、36a-36c。辅助图案是31和36。
如图8A所示，所有子图案31a-31c具有相同宽度。如图8B所示，子图案36a-36c具有不同宽度。例如，中间子图案36b的宽度比其他子图案36a、36c更宽。以这种方式，成像平面布线图案中间部分周围的光照进一步减少，因此光照在整个布线图案上变得更均衡，抑制了短路问题。子图案的数量不限于三个；还能够利用两个、四个或其他数量。
如图8C所示，掩模图案40可具有两个辅助子图案41a、41b，这些子图案平行于布线图案11内部排列。子图案的数量并不限于两个；还可以是三个或其他数量。
如图8D所示，掩模图案45可具有辅助图案46，该辅助图案具有胀大的中间部分，这带来与图8B的图案中相同的优点。
能够组合图8A-8D中所示的辅助图案。图8A或8B中所示辅助图案可排列为如图8C所示。
图9是按照本发明第一实施例的第二可选实例的掩模图案的平面视图。
参见图9，掩模图案50包括布线图案51和形成于布线图案51之内的辅助图案52。掩模图案51与第一实例相同，不同之处在于宽度W5比设计布线图案53的设计宽度W6更宽(如点划线所示)。
由于宽度W5比设计布线图案53的设计宽度W6更宽，所以光照在布线图案51端部的第一区域51-1处和在第二区域51-2处进一步相等。因此，抑制了缩短，光照在布线图案51的成像平面处增大，并且光源的曝光量能够减少。通过考虑每个布线层中布线之间的布线电阻和电容而不考虑缩短，来确定设计布线图案53。
优选地，宽度W5和宽度W6之比W5/W6是1.02～1.20。优选地，宽度W5和宽度W6之差基本等于辅助图案52的宽度。
图10是掩模图案的顶部平面视图，其具有紧密或密集的布局区域和稀疏的布局区域。图10利用上述第二可选实例。
参见图10，掩模图案60包括第一掩模部分61，具有密集排列的布线图案；以及第二掩模部分62，具有稀疏排列的布线图案。第一掩模部分61的掩模图案通过利用第二可选实例的掩模图案来形成，并且包括具有辅助图案52的布线图案51。实际布线图案51比设计布线图案53更宽。另一方面，第二掩模部分62的掩模图案没有辅助图案，并且实际的布线图案具有与设计布线图案相同的宽度。
由于第一掩模部分61的布线图案51具有上述第二可选实例的布线图案，所以光照在布线图案51的成像平面有所增大，并且与布线图案63在其成像平面的光照基本相同。因此，能够对于第一和第二掩模部分61、62具有基本相同的光源曝光量，使得容易控制光源的曝光量。
如上所述，第一可选实例掩模图案、第二可选实例掩模图案和图10的掩模图案具有相反的光透射性。
第二实施例现在说明按照本发明第二实施例用于制造半导体器件的方法。按照该实施例的半导体器件制造方法中的光刻工艺利用一具有按照上述第一实施例的掩模图案的曝光掩模。
图11A-11C说明按照本发明第二实施例用于制造半导体器件的光刻步骤，其中栅极层作为栅极形成于硅衬底上。
在图11A所示的步骤中，栅极氧化膜71和多晶硅膜72被形成于硅衬底70上。并且在这些膜的表面上，正型抗蚀膜73被形成，然后被预烘焙以从抗蚀膜73中去除溶剂。
在图11A所示的步骤中，具有曝光掩模图案74b的曝光掩模74被用于曝光工艺。掩模图案74b例如是图10中所示的掩模图案10。布线图案11的内部是屏蔽光的，并且辅助图案12是透明的。如图11A所示，栅极层图案通过屏蔽掩膜76来形成。掩膜76具有孔径76-1作为辅助图案。
在曝光工艺中，紫外光从曝光装置的光源77照射到曝光掩模74，以在抗蚀膜73的表面处生成掩模图案74b的图像，结果得到潜像(latent image)73a。经过掩模76的孔径76-1透射的紫外光被漫射，并且栅极层图案区域73b(暗的部分)处的光照变得均匀。
在辅助图案是透明的该实例中，光源的曝光量优选地限定为小于未设置辅助图案的情况，并且优选地限定为使光接收面上的曝光量尽可能小，但又大于用以在所需区域对抗蚀层曝光的最小阈值。通过微弱和相等地照亮栅极层区域73b，并且高亮度地照亮曝光部分73a和仅对这些部分73a光蚀刻，能够抑制栅极层的缩短。
另一方面，在辅助图案12是屏蔽光的并且在布线图案11内部的情况下，光源的曝光量优选地限定为大于未设置辅助图案的情况。通过相等地增大成像布线图案区域上的光照，能够抑制栅极层的缩短。
接着，在图11B所示的步骤中，抗蚀膜73被显影，并且作为潜像的曝光部分73a被从抗蚀膜73中去除，以形成栅极层图案73b。然后通过利用栅极层图案73b作为掩模，多晶硅膜72和栅极氧化膜71例如通过RIE(反应离子蚀刻)方法被各向异性地蚀刻，以形成均包括多晶硅层72a和栅极氧化层71a的栅极层75。
图11A中所示曝光掩模74包括透明衬底74a和屏蔽掩膜76。透明衬底74a由碳酸钙(Soda lime)或水合硅酸铝等制成。屏蔽掩膜76由乳胶或无机材料比如铬、氧化铬、硅、硅锗(silicon-germanium)等制成。掩模图案74b通过上述光刻工艺或相似工艺来形成。激光束或电子束能够用于在抗蚀膜上直接地写入。
图11A的曝光装置的投影系统可以是缩小投影系统、放大投影系统或接触式曝光系统。用于曝光系统的光源不限于紫外光，可以是X射线或电子束。曝光掩模74的掩模图案74b可以是按照第一实施例的第一可选实例或第二可选实例的掩模图案。
此外，本发明不限于这些实施例，并且不背离本发明的范围，可作出各种变化和改型。现有技术的POC方法比如锤头能够与本发明相结合。
本申请基于2004年07月02日向日本专利局提交的日本在先申请第2004-196963号，这里将其全部内容并入作为参考。
权利要求
1.一种包括光刻工艺的半导体制造方法，该光刻工艺具有曝光步骤，用于利用曝光光线，将掩模的掩模图案的图像投影到光阻层上，该掩模图案包括第一图案，其具有光透射性，并且对应于电路图案；和第二图案，其具有相反的光透射性，并排列于该第一图案之内并且与该第一图案隔离开。
2.如权利要求1所述的半导体制造方法，其中该第二图案足够小，以至于该第二图案的图像不被投影到该光阻层上。
3.如权利要求1所述的半导体制造方法，其中在该第一图案的纵向端部与该第二图案的纵向端部之间存在预定间隔。
4.如权利要求1所述的半导体制造方法，其中该第二图案沿着该第一图案的纵向方向排列。
5.如权利要求4所述的半导体制造方法，其中该第二图案的纵向侧边平行于该第一图案的纵向侧边。
6.如权利要求4所述的半导体制造方法，其中该第二图案包括沿着该第一图案的纵向方向排列的多个子图案。
7.如权利要求1所述的半导体制造方法，其中该第二图案包括沿着该第一图案的宽度方向排列的多个子图案。
8.如权利要求1所述的半导体制造方法，其中该第一图案的宽度大于设计的第一图案的宽度。
9.如权利要求1所述的半导体制造方法，其中该第二图案的宽度在该曝光光线波长的2％～20％的范围之内。
10.如权利要求1所述的半导体制造方法，其中当该曝光光线的波长是193nm时，该第二图案的宽度在4nm～40nm的范围之内。
11.如权利要求1所述的半导体制造方法，其中该第一图案是透光的，该第二图案和该第一图案外部的区域是屏蔽光的；以及该曝光光线的曝光量比在未设置第二图案的情况下更大。
12.如权利要求1所述的半导体制造方法，其中该第一图案是屏蔽光的，该第二图案和该第一图案外部的区域是透明的；以及该曝光光线的曝光量比在未设置第二图案的情况下更小。
13.一种用于制造包括第一区域和第二区域的半导体器件的方法，该第一区域具有紧密的栅极图案，该第二区域具有稀疏的栅极图案，该方法包括具有曝光步骤的光刻工艺，该曝光步骤用于利用曝光光线，将掩模的掩模图案的图像投影到该半导体器件的光阻层上，该掩模图案包括在对应于该第一区域的区域中的第一图案和第二图案，该第一图案是屏蔽光的并且对应于所述栅极图案，该第二图案是透光的并且排列于该第一图案之内，且与该第一图案隔离开；以及在对应于该第二区域的区域中的第三图案，该第三图案是屏蔽光的并且对应于所述栅极图案；其中该第一图案的宽度大于该第三图案的宽度。
14.如权利要求13所述的方法，其中该第二图案足够小，以至于该第二图案的图像不被投影到该光阻层上。
15.如权利要求13所述的方法，其中在该第一图案的纵向端部与该第二图案的纵向端部之间存在预定间隔。
16.一种用于制造包括第一区域和第二区域的半导体器件的方法，该第一区域具有紧密的布线图案，该第二区域具有稀疏的布线图案，该方法包括具有曝光步骤的光刻工艺，该曝光步骤利用曝光光线，将掩模的掩模图案的图像投影到该半导体器件的光阻层上，该掩模图案包括在对应于该第一区域的区域中的第一图案和第二图案，该第一图案是透光的并且对应于所述布线图案，第二图案是屏蔽光的并且排列于该第一图案之内，且与该第一图案相分离；以及在对应于该第二区域的区域中的第三图案，该第三图案是透光的并且对应于所述布线图案；其中该第一图案的宽度大于该第三图案的宽度。
17.如权利要求16所述的方法，其中该第二图案足够小，以至于该第二图案的图像不被投影到该光阻层上。
18.如权利要求16所述的方法，其中在该第一图案的纵向端部与该第二图案的纵向端部之间存在预定间隔。
19.一种包括掩模图案的曝光掩模，用于将电路图案形成于半导体器件上，该掩模图案包括第一图案，其具有光透射性，并且对应于该电路图案；第二图案，其具有相反的光透射性，并排列于该第一图案之内，且与该第一图案隔离开。
20.如权利要求19所述的曝光掩模，其中该第二图案足够小，以至于该第二图案的图像不被投影到该光阻层上。
21.如权利要求19所述的曝光掩模，其中在该第一图案的纵向端部与该第二图案的纵向端部之间存在预定间隔。
全文摘要
本发明公开一种半导体制造方法和曝光掩模。该方法包括具有曝光步骤的光刻工艺，用于利用曝光光线，将掩模的掩模图案的图像投影到光阻层上。该掩模图案包括第一图案，其具有光透射性，并对应于电路图案；第二图案，其具有相反的光透射性，排列于该第一图案之内并且与该第一图案隔离开。
文档编号G03F1/36GK1716535SQ200410097359
公开日2006年1月4日 申请日期2004年11月29日 优先权日2004年7月2日
发明者杉本文利 申请人:富士通株式会社