专利名称：一种修正掩膜版图形的方法和装置的制作方法
技术领域：
本发明涉及半导体光刻工艺领域，特别涉及一种基于光学邻近修正 的掩膜版图形的修正方法和装置。
背景技术：
在集成电路制造工艺中要进行多次光刻步骤，光刻质量的好坏直 接影响产品合格率。在半导体制程中，光刻的本质是把临时电路结构复 制到以后要进行刻蚀和离子注入等工序的硅片上。这些结构首先以图形
形式制作在名为掩膜版(reticle)的石英膜版上，其包含了要在硅片上 重复生成的图形。
然而随着集成电路集成度的提高，以及曝光机台本身的分辨率极限
(resolution limit)，掩膜版上距离很近的结构间的光衍射和干涉会引起 光学邻近效应(OPE, Optical Proximity Effect),例如直角转角圆形化
(right-angled corner), 直线末端紧缩(line end shortened ), 直线线宽 增加/缩减(line width increase/decrease )等缺陷。为克月l光学邻近效应， 掩膜版设计者可采用光学邻近修正(OPC, Optical Proximity Effect Correction)来对掩膜版上的图形进行修正。其中，光学邻近修正是指引 入可选择的图形尺寸偏差(变化)到掩膜版图形上，来补充光学邻近效 应的影响。光学邻近修正的基本思想是对集成电路设计的图案进行预 先的修改，使得修改补偿的量正好能够补偿曝光系统造成的光学邻近效 应。因此，使用经过光学邻近修正的图案做成的掩膜，通过光刻以后， 在晶片上就能得到最初预定的电路结构。
光学邻近修正一般分为基于规则的光学邻近修正(RBOPC, Rule-based Optical Proximity Effect Correction )以及基于模型的光学邻近 修正(MBOPC, Mode-based Optical Proximity Effect Correction),前者是在后处理过程中为所有满足给定规范的图案加上增强型特征图案，随 着电路设计的日趋复杂，基于设计规则的光学邻近逐渐力不从心，因为
要写出一个完备的规则表(Rule Table),就必须考虑各种不同的情况， 比如说线宽，线间距等，这种穷举的方法效率非常。于是，基于模型的 光学邻近修正应运而生，其可以对特征图案的实际曝光结果进行仿真， 其利用模型方法添加增强型特征图案可实现仿真特征图案与物理设计 的匹配。
掩膜版上的图形通常被定义为多边形。其中，基于物理模型的光学 邻近》务正(MBOPC, Mode-based Optical Proximity Effect Correction )包
括对掩膜版图形进行分段处理，即将掩膜版图形按照一定的切割步长切 割为多个较小的线段。MBOPC工具的核心是在特定点模拟图像强度的 模拟器，该点通常是在每个线段的中心。然后将这些线段在MBOPC的 每个迭代步骤中从它们在掩膜形状上的原始位置来回移动，也就是从图 形的内部向外或向内移动。当在这些预先选#^的点处的图像强度匹配于 在公差范围内的阈值强度水平是，就停止迭代。
切割步长的长度通常由例如掩膜版制作能力限制和基于物理模型的 光学邻近修正在晶片上精确再现掩膜版形状的能力或标准所确定的。掩 膜版设计工程师可以通过掩膜版图形进行分段处理的所需精度来确定 切割步长的长度，而切割步长的长度越小，基于物理模型的光学邻近修 正的效果就越好，但所需工序时间也会越长。但是，现有技术针对同一 工序中的不同掩膜版图形进行分段处理所釆取的切割步长的长度一般 为相同的。
然而，在半导体工艺中，对不同的掩膜版图形进行分段处理的所需 精度是不尽相同的，若釆用现有技术，以相同长度的切割步长对所需精 度不同的掩膜版图形进行分段处理将会导致工序时间与光学邻近修正 效果无法平衡的问题。以外围电路区和单元区的"^膜版图形为例，本领 域普通技术人员应该理解，单元区的掩膜版图形由于难以修正，需要较 高的分段处理的所需精度，而外围电路区的掩膜版图形则无需较高精 度。换言之，对单元区的掩膜版图形进行分段处理的切割步长小于对外围电路区的掩膜版图形进行分段处理的切割步长。按照现有技术，可采 用两种技术方案技术方案一是按照单元区的切割步长长度对单元区和外围电路区 进行分段处理，其优点在于保证了对单元区的掩膜版图形进行分段处理 所需的精度，其缺点在于工序时间较长，功耗较大。技术方案二是按照外围电路区的切割步长长度对单元区和外围电 路区进行分段处理，其优点在于工序时间较短，功耗较小，但却无法保 证对单元区的掩膜版图形进行分段处理所需的精度。发明内容本发明的目的是，提供一种修正掩膜版图形的方法和装置，可很好 地兼顾工序时间和光学邻近修正效果。本发明的第 一 方面，提供了一种基于光学邻近修正的掩膜版图形的修正方法，其中，包括如下步骤B.以第 一切割步长对所述掩膜版图形第 一 区域进行分段处理； ii.以第二切割步长对所述掩膜版图形第二区域进行分段处理， 其中，所述第一切割步长和第二切割步长的长度不同。 需要说明的是，只要保证所述第 一切割步长和第二切割步长的长度 不同，以第一切割步长对掩膜版图形第一区域进行分段处理和以第二切 割步长对掩膜版第二区域进行分段处理没有必然的先后顺序。换言之， 本发明可以先以第 一切割步长对掩膜版第 一 区域进行分段处理，再以第 二切割步长对掩膜版第二区域进行分段处理；本发明也可以先以第二切 割步长对掩膜版第二区域进行分段处理，再以第一切割步长对掩膜版第 一区域进行分段处理；本发明还可以同时对以第 一切割步长掩膜版第一 区域和以第二切割步长对掩膜版第二区域进行分段处理。进 一 步地，只要保证所述第 一 切割步长和第二切割步长的长度不 同，对所述第一区域和第二区域进行分段处理的所需精度没有必然的大 小关系。换言之，本发明至少涵盖以下三种情形1.对所述第 一区域和第二区域进行分段处理的所需精度相同；2. 对所述第 一 区域进行分段处理的所需精度大于对所述第二区域进行分段处理的所需精度；3. 对所述第一区域进行分段处理的所需精度小于对所述第二区域 进行分段处理的所需精度。本发明的第二方面，提供了一种基于光学邻近修正的掩膜版图形 的修正装置，其中，包括第 一分段装置，用于以第 一切割步长对所述一务膜版图形第 一 区域进 行分段处理；第二分段装置，用于以第二切割步长对所述掩膜版图形第二区域进 行分段处理，其中，所述第一切割步长和第二切割步长的长度不同。 需要说明的是，只要保证所述第一切割步长和第二切割步长的长度 不同，以第一切割步长对掩膜版图形第一区域进行分段处理和以第二切 割步长对掩膜版第二区域进行分段处理没有必然的先后顺序。换言之， 本发明可以先以第 一切割步长对掩膜版第 一 区域进行分段处理，再以第 二切割步长对掩膜版第二区域进行分段处理；本发明也可以先以第二切 割步长对掩膜版第二区域进行分段处理，再以第 一切割步长对掩膜版第 '一区域进行分段处理；本发明还可以同时对以第一切割步长掩膜版第一 区域和以第二切割步长对掩膜版第二区域进行分段处理。进 一 步地，只要保证所述第 一 切割步长和第二切割步长的长度不 同，对所述第一区域和第二区域进行分段处理的所需精度没有必然的大 小关系。换言之，本发明至少涵盖以下三种情形1. 对所述第 一 区域和第二区域进行分段处理的所需精度相同；2. 对所述第一区域进行分段处理的所需精度大于对所述第二区域 进行分段处理的所需精度；3. 对所述第 一 区域进行分段处理的所需精度小于对所述第二区域 进行分段处理的所需精度。本发明的第三方面，提供了一种掩膜版图形修正设备，其中，包 括本发明第二方面提供的基于光学邻近修正的掩膜版图形的修正装置。采用本发明提供的掩膜版修正机制，可以有效地平衡工序时间和光 学邻近修正效果。本发明还特别适用于逻辑电路产品，使得其关键尺寸 条的均匀度更好，产品良率更高。此外，掩膜版检测机台能够更好地检 测逻辑电路产品的掩膜版图形。
通过阅读以下参照附图所作的对非限制性实施例的详细描述，本发 明的其它特征、目的和优点将会变得更明显。图1是根据本发明的一个具体实施例的逻辑电路产品的结构示意图；图2是根据本发明的图1所示具体实施例的对逻辑电路产品的掩膜 版图形进行分段处理的步骤流程图；图3是根据本发明的图1所示具体实施例的以第一切割步长对外围 电路区域进行分段处理的示意图；图4是根据本发明的图1所示具体实施例的以第二切割步长对存储 区域进行分段处理的示意图；图5是根据本发明的图1所示具体实施例的对逻辑电路产品的掩膜 版图形进行分段处理的装置结构图。附图中，相同或者相似的附图标识代表相同或者相似的部件。
具体实施方式
下面结合附图对本发明作进一 步详细描述。以下将结合具体实施例对本发明的第一方面进行描述。具体地，所 述掩膜版图形典型地为逻辑电路产品的掩膜版图形。其中，所述第一区 域是指外围电路区域，所述第二区域是指存储区域，反之亦可。图l示 出了根据本发明的一个具体实施例的逻辑电路产品的结构示意图。参照 图1,逻辑电路产品1通常包括外围电路区域11和存储区域12。其中， 所述外围电路区域11主要包括逻辑电路，其用于完成既定的逻辑电路功 能。所述存储区域12主要包括单元阵列和其他电路(例如解译码电路，200810042179. 1 刷新电路等)，其用于存储该逻辑电路产品所需数据。所述存储区包括但不限于静态随机存取存储器SRAM,动态随机存取存储器DRAM，闪 存。存储区域12的单元阵列包括多个存储单元，该多个存储单元不仅 结构类似甚至相同，且相互之间排列紧密精确。由于存储区的特殊性和 重要性，对其进行光学邻近修正的难度最高。因此，为保证对所述存储 区域12进行基于物理模型的光学邻近修正的效果，应采用较小的切割 补偿。换言之，对所述外围电路区域11进行分段处理的所需精度应小于 对所述存储区域12进行分段处理的所需进度。由于对掩膜版图形进行 分段处理的所需精度与所采用的切割补偿成反比，则对外围电路区域11 进行分段处理采用的第一切割步长应大于对存储区域12进行分段处理 采用的第二切割步长。图2是根据本发明的图1所示的对逻辑电路产品的掩膜版图形进行 分段处理的步骤流程图。以下，参考图2并结合图1，以采用基于物理 模型的光学邻近修正的逻辑电路产品的掩膜版图形的修正方法为例对 本发明的第 一方面进行详细说明，其至少包括如下步骤首先，在步骤S2中，以第一切割步长对所述逻辑电路产品1的掩 膜版图形中的外围电路区域11进行分段处理。本领域普通技术人员应该理解，基于物理模型的光学邻近修正的分 段处理通常以两种方式执行的第 一种分段处理由其邻近形状作为掩膜 形状，此类型的分段处理方案使用了局部间隔阂宽度的依赖；第二种分 段处理依赖于特定的掩膜版形状本身，此类型的分段处理方案试图捕 获例如拐角、凹凸等形状的变化。本发明采用的是所述第二种分段处理 方案，即依赖于特定的掩膜版形状本身的分段处理方案。图3示出了根据本发明的图1所示的以第一切割步长对外围电路区 域进行分段处理的示意图。其中，附图标记11所指代的是逻辑电路产品 的掩膜版图形中的外围电路区域，为简明起见，仅以外围电路区域中的 一个图形进行说明5但本领域技术、技术人员应该理解，其不限于此。 不失一般性地，本领域技术人员可以不经任何创造性劳动将本发明应 用于外围电路区域的其他任何图形中。10多边
形拐角A, D， G, J, M， P, S， V处设置定义切割步长的节点A, B......X
来分割该图形。此外，本发明还在上述拐角之间的一些中间点设置了节 点(为简明起见，未示出)。如图3所示，任两个节点之间(例如节点A 和B )的间隔长度就是对逻辑电路产品的外围电路区域11进行分段处理 所采用的第一切割步长dl。
然后，在步骤S4中，以第二切割步长对所述逻辑电路产品1的掩 膜版图形中的存储区域12进行分段处理。
图4示出了根据本发明的图1所示的以第二切割步长对存储区域进 行分段处理的示意图。其中，附图标记12所指代的是逻辑电路产品的 掩膜版图形中的存储区域，为筒明起见，仅以存储区域其中的一个图形 进行说明，但本领域技术人员应该理解，其不限于此。不失一般性地， 本领域技术人员可以不经任何创造性劳动将本发明应用于存储区域 的其他任何图形中。
参见图4,本发明通过在存储区域12的其中一个图形中的多边形拐 角a, d, g， j, m, p, s， v处设置定义切割步长的节点，a, b.,....x来 分割该图形。此外，本发明还在上述拐角之间的一些中间点设置了节点 (为简明起见，未杀出)。如图4所示，任两个节点之间(例如节点a 和b )的间隔长度就是对逻辑电路产品的存储区域12进行分段处理所采 用的第二切割步长d2。
其中，所述dl〉d2。
优选地，在步骤S2之前，本发明第一方面提供的基于光学邻近修 正的掩膜版图形的修正方法还包括步骤SI,具体如下
在步骤SI中，根据工艺条件预估对逻辑电路产品的外围电路区域 11进行分段处理所采用的第一切割步长dl。
具体地，所述步骤SI进一步地包括如下步骤
首先，在步骤S11中，根据所述工艺条件确定所述第一预定阈值， 所述第二预定阈值；
然后，在步骤S12中，根据所述第一预定阈值和第二预定阈值确定第一切割步长dl,使所述第一切割步长dl大于或者等于第一预定阈值， 小于或者等于第二预定阈值。
优选地，在步骤S4之前，本发明第一方面提供的基于光学邻近修 正的掩膜版图形的修正方法还还包括步骤S3,具体如下
在步骤S3中，根据工艺条件预估对逻辑电路产品的存储区域12进 行分段处理所采用的第二切割步长d2。
具体地，所述步骤S3进一步地包括如下步骤
首先，在步骤，S31中，根据所述工艺条件确定所述第三预定阈值， 所述第四预定阈值；
然后，在步骤S32中，根据所述第三预定阔值和第四预定阈值确定 第二切割步长d2,使所述第二切割步长d2大于或者等于第三预定阈值， 小于或者等于第四预定阔值。
例如在本实施例的外围电路区域11和存储区域12中，不失一般性 地，所述工艺条件包括但不限于对外围电路区域11进行分段处理的所需 精度；对存储区域12进行分段处理的所需精度；特征尺寸；预定工序 时间；光刻光源波长等。本领域技术人员应该理解，所有影响基于物理 模型的光学邻近修正的工艺条件都应涵盖在本发明的保护范围之内。
具体地，对所述区域进行分段处理所采用的切割步长的长度与所述 掩膜版图形的不同区域进行分段处理的所需精度成反比(前已述及)，由 此，可进一步确定切割步长的长度的第一预定阈值，第二预定阈值，第 三预定阈值，第四预定阈值。
所述特征尺寸被定义为器件中最小线条宽度，也可定义为最小线条 宽度与线间距之和的一半，例如对MOS器件而言，最小线条宽度通常 是指器件栅电极所决定的沟道几何长度。减小特征尺寸是提高集成度， 改进器件性能的关键。特征尺寸的减小主要取决于光刻技术的改进。如 今，集成电路的特征尺寸已经向深亚微米发展，目前的规模化生产是 0.18jim、 0.13pm、 90nm、 65nm工艺。其中，切割步长的长度与所述特 征尺寸成正比，由此，可进一步确定切割步长的长度的第一预定阈值， 第二预定阔值，第三预定阈值，第四预定阈值。所述预定工序时间具体是指完成对第 一 区域和第二区域的光学邻 近修正所需的时间。其中，所述切割步长的长度与所述工序时间成反比， 由此，可进一步确定切割步长的长度的第一预定阈值，第二预定阈值， 第三预定阈值，第四预定阈值。
依据光学和有限元原理，在图形的最小线宽小于光刻光源波长的情
况下，采用最小线宽的五分之一作为切割的基础步长;反之,在图形的最小
线宽大于光刻光源的波长的情况下,采用光刻光源的波长的五分之一作 为切割的基础步长,以保证所得小线段的完整性,便于系统光学模拟器的 数值计算。因此，切割步长的长度与光刻光源的波长成正比，由此，可 进一步确定切割步长的长度的第一预定阈值，第二预定阈值，第三预定 阈值，第四预定阈值。
特别地，当采用特征尺寸为130纳米的工艺时，对逻辑电路产品的 掩膜版图形中的存储区域进行分段处理所采用的第三预定阈值为60纳 米，所述第四预定阈值为80纳米。
特别地，当采用特征尺寸为90纳米的工艺时，对逻辑电路产品的 掩膜版图形中的存储区域进行分段处理所采用的第三预定阈值为50纳 米，所述第四预定阈值为70纳米。
特别地，当采用特征尺寸为65纳米的工艺时，对逻辑电路产品的 掩膜版图形中的存储区域进行分段处理所采用的第三预定阈值为40纳 米，所述第四预定阈值为55纳米。
需要说明的是，以上关于对切割步长长度不同的掩膜版图形的两种 区域进行基于光学邻近修正的修正方法仅为示例，本领域技术人员通过 重复实施上述步骤S1 S4可实现对切割步长长度不同的掩膜版图形的任 意多个区域进行基于光学邻近修正的修正，并且上述对对切割步长长度 不同的掩膜版图形的任意多个区域进行基于光学邻近修正的修正方法 也应涵盖在本发明的保护范围之内。
以下将结合具体实施例对本发明的第二方面进行描述。具体地，所 述掩膜版图形典型地为逻辑电路产品的掩膜版图形。其中，所述第一区 域是指外围电路区域，所述第二区域是指存储区域，反之亦然。图l示出了根据本发明的一个具体实施例的逻辑电路产品的结构示意图。参照 图1,逻辑电路产品1通常包括外围电路区域11和存储区域12。其中， 所述外围电路区域11主要包括逻辑电路，其用于完成既定的逻辑电路功 能。所述存储区域12主要包括单元阵列和其他电路(例如解译码电路， 刷新电路等)，其用于存储该逻辑电路产品所需数据。所述存储区包括
但不限于静态随机存取存储器SRAM，动态随机存取存储器DRAM，闪 存。存储区域12的单元阵列包括多个存储单元，该多个存储单元不仅 结构类似甚至相同，且相互之间排列紧密精确。由于存储区的特殊性和 重要性，对其进行光学邻近修正的难度最高。因此，为保证对所述存储 区域12进行基于物理模型的光学邻近修正的效果，应釆用较小的切割 补偿。换言之，对所述外围电路区域11进行分段处理的所需精度应小于 对所述存储区域12进行分段处理的所需进度。由于对掩膜版图形进行 分段处理的所需精度与所采用的切割补偿成反比，则对外围电路区域11 进行分段处理采用的第一切割步长应大于对存储区域12进行分段处理 采用的第二切割步长。
图5示出了根据本发明的图1所示的对逻辑电路产品的掩膜版图形 进行分段处理的装置结构图。以下，参考图5并结合图1，以采用基于 物理模型的光学邻近修正的逻辑电路产品的掩膜版图形的修正装置2为 例对本发明的第二方面进行详细说明，其至少包括
第一分段装置22,用于以第一切割步长对所述逻辑电路产品1的掩 膜版图形中的外围电路区域11进行分段处理。
本领域普通技术人员应该理解，基于物理模型的光学邻近修正的分 段处理通常以两种方式执行的第 一种分段处理由其邻近形状作为掩膜 形状，此类型的分段处理方案使用了局部间隔阂宽度的依赖；第二种分 段处理依赖于特定的掩膜版形状本身，此类型的分段处理方案试图捕 获例如拐角、凹凸等形状的变化。本发明采用的是所述第二种分段处理 方案，即依赖于特定的掩膜版形状本身的分段处理方案。
图3示出了根据本发明的图1所示的以第一切割步长对外围电路区 域进行分段处理的示意图。其中，附图标记11所指代的是逻辑电路产品的掩膜版图形中的外围电路区域，为简明起见，仅以外围电路区域中的 一个图形进行说明，但本领域技术、技术人员应该理解，其不限于此。 不失一般性地，本领域技术人员可以不经任何创造性劳动将本发明应 用于外围电路区域的其他任何图形中。
参见图3，本发明通过在外围电路区域11的其中一个图形中的多边
形拐角A, D, G， J， M, P, S， V处设置定义切割步长的节点A, B.,....X 来分割该图形。此外，本发明还在上述拐角之间的一些中间点设置了节 点(为简明起见，未示出)。如图3所示，任两个节点之间(例如节点A 和B )的间隔长度就是对逻辑电路产品的外围电路区域11进行分段处理 所采用的第一切割步长dl。
第二分段装置24,用于以第二切割步长对所述逻辑电路产品1的掩 膜版图形中的存储区域12进行分段处理。
图4示出了根据本发明的图1所示的以第二切割步长对存储区域进 行分段处理的示意图。其中，附图标记12所指代的是逻辑电路产品的 掩膜版图形中的存储区域，为简明起见，仅以存储区域其中的一个图形 进行说明，但本领域技术人员应该理解，其不限于此。不失一般性地， 本领域技术人员可以不经任何创造性劳动将本发明应用于存储区域 的其他任何图形中。
参见图4，本发明通过在存储区域12的其中一个图形中的多边形拐 角a, d, g, j, m， p, s, v处设置定义切割步长的节点，a, b......x来
分割该图形。此外，本发明还在上述拐角之间的一些中间点设置了节点 (为筒明起见，未示出)。如图4所示，任两个节点之间(例如节点a 和b )的间隔长度就是对逻辑电路产品的存储区域12进行分段处理所采 用的第二切割步长d2。
其中，所述dl〉d2。
优选地，本发明第二方面提供的基于光学邻近修正的掩膜版图形的 修正装置还包括
第一预估装置21,用于根据工艺条件预估对逻辑电路产品的外围电 路区域11进行分段处理所采用的第一切割步长dl。
15具体地，所述第一预估装置21进一步地包括
第一确定装置211，用于根据所述工艺条件确定所述第一预定阈值,所述第二预定阈值；
第二确定装置212,用于根据所述第一预定阔值和第二预定阈值确定第一切割步长dl,使所述第一切割步长dl大于或者等于第一预定阈值，小于或者等于第二预定阈值。
优选地，本发明第二方面提供的基于光学邻近修正的掩膜版图形的修正装置2还包括
第二预估装置23,用于根据工艺条件预估对逻辑电路产品的存储区域12进行分段处理所采用的第二切割步长d2。
具体地，所述第二预估装置进一步地包括
第三确定装置231,用于根据所述工艺条件确定所述第三预定阈值，所述第四预定阈值；
第四确定装置232,用于根据所述第三预定阈值和第四预定阈值确定第二切割步长d2,使所述第二切割步长d2大于或者等于第三预定阈值，小于或者等于第四预定阈值。
例如在本实施例的外围电路区域11和存储区域12中，不是一般性地，所述工艺条件包括但不限于对外围电路区域11进行分段处理的所需精度；对存储区域12进行分段处理的所需精度；特征尺寸；预定工序时间；光刻光源波长等。本领域技术人员应该理解，所有影响基于物理模型的光学邻近修正的工艺条件都应涵盖在本发明的保护范围之内。
具体地，对所述区域进行分段处理所采用的切割步长的长度与所述掩膜版图形的不同区域进行分段处理的所需精度成反比(前已述及)，由此，可进一步确定切割步长的长度的第一预定阈值，第二预定阈值，第三预定阈值，第四预定阈值。
所述特征尺寸被定义为器件中最小线条宽度，也可定义为最小线条宽度与线间距之和的一半，例如对MOS器件而言，最小线条宽度通常是指器件栅电极所决定的沟道几何长度。减小特征尺寸是提高集成度，改进器件性能的关键。特征尺寸的减小主要取决于光刻技术的改进。如
16说明书第13/14页
今，集成电路的特征尺寸已经向深亚微米发展，目前的规模化生产是
0.18^im、 0.13^im、 90nm、 65nm工艺。其中，切割步长的长度与所述特征尺寸成正比，由此，可进一步确定切割步长的长度的第一预定阈值，第二预定阈值，第三预定阈值，第四预定阈值。
所述预定工序时间具体是指完成对第 一 区域和第二区域的光学邻近修正所需的时间。其中，所述切割步长的长度与所述工序时间成反比，由此，可进一步确定切割步长的长度的第一预定阈值，第二预定阈值，第三预定阈值，第四预定阈值。
依据光学和有限元原理,在图形的最小线宽小于光刻光源波长的情况下,采用最小线宽的五分之一作为切割的基础步长;反之,在图形的最小线宽大于光刻光源的波长的情况下,采用光刻光源的波长的五分之一作为切割的基础步长,以保证所得小线段的完整性,便于系统光学模拟器的数值计算。因此，切割步长的长度与光刻光源的波长成正比，由此，可进一步确定切割步长的长度的第一预定阈值，第二预定阈值，第三预定阈值，第四预定阈值。
特别地，当采用特征尺寸为130纳米的工艺时，对逻辑电路产品的掩膜版图形中的存储区域进行分段处理所釆用的第三预定阈值为60纳米，所述第四预定阈值为80纳米。
特别地，当采用特征尺寸为90纳米的工艺时，对逻辑电路产品的掩膜版图形中的存储区域进行分段处理所采用的第三预定阈值为50纳米，所述第四预定阈值为70纳米。
特别地，.当采用特征尺寸为65纳米的工艺时，对逻辑电路产品的掩膜版图形中的存储区域进行分段处理所采用的第三预定阈值为40纳米，所述第四预定阈值为55纳米。
需要说明的是，以上关于对切割步长长度不同的掩膜版图形的两种区域进行基于光学邻近修正的修正方法仅为示例，本领域技术人员通过重复设置上述装置21 ~24可实现对切割步长长度不同的掩膜版图形的任意多个区域进行基于光学邻近修正的修正，并且上述对对切割步长长度不同的掩膜版图形的任意多个区域进行基于光学邻近修正的修正方法也应涵盖在本发明的保护范围之内。
本发明的第三方面，^t是供了一种掩膜版图形修正设备，其中，包括本发明第二方面提供的基于光学邻近修正的掩膜版图形的修正装置。
釆用本发明提供的掩膜版修正机制，可以有效地平衡工序时间和光学邻近修正效果。本发明还特别适用于逻辑电路产品，使得其关键尺寸条的均匀度更好，产品良率更高。此外，掩膜版检测机台能够更好地检测逻辑电路产品的掩膜版图形。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在所附权利要求的范围内做出各种变形或修改。
权利要求
1.一种基于光学邻近修正的掩膜版图形的修正方法，其中，包括如下步骤B.以第一切割步长对所述掩膜版图形第一区域进行分段处理；ii.以第二切割步长对所述掩膜版图形第二区域进行分段处理，其中，所述第一切割步长和第二切割步长的长度不同。
2. 如权利要求1所述的修正方法，其特征在于，对所述第一区域进行分段处理的所需精度小于对所述第二区域进行分段处理的所需精度，所述第一切割步长的长度大于所述第二切割步长。
3. 如权利要求l或2所述的修正方法，其特征在于所述第一区域包括外围电路区域，所述第二区域包括存储区域。
4. 如权利要求1所述的修正方法，其特征在于，在所述步骤B之前还包括A.根据工艺条件预估所述第一切割步长的长度。
5. 如权利要求4所述的修正方法，其特征在于，所述步骤A还包括如下步骤Al.根据所述工艺条件确定所述第一预定阈值和所述第二预定阈值；A2.根据所述第一预定阈值和所述第二预定阈值确定所述第一切割步长，使所述第一切割步长的长度大于或者等于所述第一预定阈值，小于或者等于所述第二预定阈值。
6. 如权利要求1所述的修正方法，其特征在于，在所述步骤ii之前还包括i.根据工艺条件预估所述第二切割步长的长度。
7. 如权利要求6所述的修正方法，其特征在于，所述步骤i还包括如下步骤 I1. 根据所述工艺条件确定所述第三预定阈值和所述第四预定阈值； I2. 根据所述第三预定阈值和所述第四预定阈值确定所述第二切割步长，使所述第二切割步长的长度大于或者等于所述第三预定阈值，小于或者等于所述第四预定阈值。
8. 如权利要求4至7中任一项所述的修正方法，其特征在于，所述工艺条件包括对第 一 区域进行分段处理的所需精度，对第二区域进行分段处理的所需精度，特征尺寸，预定工序时间，光刻光源波长。
9. 如权利要求7所述的修正方法，其特征在于，当采用特征尺寸为130纳米的工艺时，所述第三预定阈值为60纳米，所述第四预定阈值为80纳米。
10. 如权利要求7所述的修正方法，其特征在于，当采用特征尺寸为90纳米的工艺时，所述第三预定阈值为50纳米，所述第四预定阈值为70纳米。
11. 如权利要求7所述的修正方法，其特征在于，当采用特征尺寸为65纳米的工艺时，所述第三预定阈值为40纳米，所述第四预定阈值为55纳米。
12. —种基于光学邻近修正的掩膜版图形的修正装置，其中，包括第 一分段装置，用于以第 一切割步长对所述掩膜版图形第 一 区域进行分段处理；第二分段装置，用于以第二切割步长对所述掩膜版图形第二区域进行分段处理，其中，所述第 一切割步长和所述第二切割步长的长度不同。
13. 如权利要求12所述的修正装置，其特征在于，所述第一分段装置对所述第一区域进行分段处理的所需精度小于所述第二分段装置对所述第二区域进行分段处理的所需精度，所述第 一切割步长的长度大于第二切割步长。
14. 如权利要求12或13所述的修正装置，其特征在于所述第一区域包括外围电路区域，所述第二区域包括存储区域。
15. 如权利要求12所述的修正装置，其特征在于，还包括第一预估装置，用于根据工艺条件预估所述第一切割步长的长度。
16. 如权利要求15所述的修正装置，其特征在于，所述第一预估装置还包括第 一确定装置，用于根据所述工艺条件确定所述第 一预定阈值和所述第二预定阈值；第二确定装置，用于根据所述第一预定阈值和所述第二预定阈值确定所述第一切割步长，使所述第一切割步长的长度大于等于所述第一预定阈值，小于等于第二预定阔值。
17. 如权利要求12所述的修正装置，其特征在于，还包括第二预估装置，用于根据工艺条件预估所述第二切割步长的长度。
18. 如权利要求17所述的修正装置，其特征在于，所述第二预估装置还包括第三确定装置，用于根据所述工艺条件确定所述第三预定阈值和所述第四预定阈^i;'第四确定装置，用于根据所述第三和第四预定阈值确定第二切割步长，使所述第二切割步长的长度大于等于所述第三预定阈值，小于等于所述第四预定阈l直。
19. 如权利要求15至18中任一项所述的修正装置，其特征在于，所述工艺条件包括对第 一 区域进行分段处理的所需精度，对第二区域进行分段处理的所需精度，特征尺寸，预定工序时间，光刻光源波长。
20. 如权利要求18所述的修正装置，其特征在于，当采用特征尺寸为130纳米的工艺时，所述第三预定阈值为60纳米，所述第四预定阈值为80纳米。
21. 如权利要求18所述的修正装置，其特征在于，当采用特征尺寸为90纳米的工艺时，所述第三预定阈值为50纳米，所述第四预定阈值为70纳米。
22. 如权利要求19所述的修正装置，其特征在于，当采用特征尺寸为65纳米的工艺时，所述第三预定阈值为40纳米，所述第四预定阈值为55纳米。
23. —种掩膜版图形修正设备，其中，包括如权利要求12至22中任一项所述的基于光学邻近修正的掩膜版图形的修正装置。
全文摘要
一种修正掩膜版图形的方法和装置，其中，第一分段装置以第一切割步长对所述掩膜版图形第一区域进行分段处理，第二分段装置以第二切割步长对所述掩膜版图形第二区域进行分段处理。其中，所述第一切割步长和第二切割步长的长度不同。本发明可以有效地平衡工序时间和光学邻近修正效果。本发明还特别适用于逻辑电路产品，使得其关键尺寸条的均匀度更好，产品良率更高。此外，掩膜版检测机台能够更好地检测逻辑电路产品的掩膜版图形。
文档编号G03F1/14GK101661219SQ200810042179
公开日2010年3月3日 申请日期2008年8月28日 优先权日2008年8月28日
发明者刘庆炜, 洪齐元, 王谨恒, 高根生 申请人:中芯国际集成电路制造(上海)有限公司