输出放大电路及使用该电路的显示装置的数据驱动器的制作方法

专利名称：输出放大电路及使用该电路的显示装置的数据驱动器的制作方法
技术领域：
本发明涉及到一种输出放大电路及使用该电路的显示装置的数据 驱动器。
背景技术：
最近，液晶显示装置除了在移动电话(mobile-phone、 cell-phone)、 笔记本PC、监视器外，作为大画面液晶电视的需求也加大。这些液晶 显示装置使用可进行高精细显示的有源矩阵驱动方式的液晶显示装 置。首先参照图14简要说明有源矩阵驱动方式的液晶显示装置的典型 构造。此外，图14中，与液晶显示部的一个像素连接的主要构造通过 等效电路示意。
一般情况下，有源矩阵驱动方式的液晶显示装置的显示部960由 使半导体基板和相对基板这两块基板相对、并在其之间封入液晶而形 成的构造构成，在上述半导体基板(例如在彩色SXGA面板的情况下 是1280x3像素列xl024像素行)上，透明的像素电极964及薄膜晶体 管(TFT) 963配置成矩阵状，上述相对基板在整个面上形成有一个透 明的电极967。
根据扫描信号控制具有切换功能的TFT 963的导通/截止，当TFT 963导通时，与图像数据信号对应的灰度信号电压施加到像素电极964， 根据各像素电极964和相对基板电极967之间的电位差，液晶的透过 率变化，在TFT 963截止后，也通过液晶电容965和辅助电容966在 一定时间内保持该电位差，从而显示图像。
在半导体基板上，传递向各像素电极964施加的多个电平电压(灰度信号电压)的数据线962及传递扫描信号的扫描线961布线成格子 状(在是上述彩色SXGA面板的情况下，数据线为1280x3根，扫描线 为1024根)，扫描线961及数据线962由于在彼此的交叉部上产生的 电容及夹持在相对基板电极之间的液晶电容等，变为较大的电容性负 荷。
此外，扫描信号由栅极驱动器970提供到扫描线961，并且由数 据驱动器980经由数据线962对各像素电极964提供灰度信号电压。 并且栅极驱动器970及数据驱动器980由显示控制器950控制，所需 的时钟CLK、控制信号等分别由显示控制器950提供，图像数据提供 到数据驱动器980。电源电压由电源电路940提供。现在，图像数据的 主流是数字数据。
1个画面的数据的改写以1帧为期间(在以60Hz驱动时，通常约 0.017秒)进行，通过各扫描线按照每1像素行(每行)依次选择，在 选择期间内，从各数据线提供灰度电压信号。此外，也存在通过扫描 线同时选择多个像素行，或以60Hz以上的帧频驱动的情况。
并且，栅极驱动器970只要至少提供2值的扫描信号即可，与之 相对，数据驱动器980需要以和灰度数对应的多值电平的灰度信号电 压来驱动数据线。因此，数据驱动器980包括将图像数据变换为模 拟电压的解码器；和数字模拟变换电路(DAC)，由将该模拟电压放 大输出到数据线962的输出放大器构成。
监视器及液晶电视等大画面显示装置的驱动方法采用可高画质化 的点反转驱动方式。点反转驱动方式是如下驱动方式在图14的显示 面板960中，使相对基板电极电压VCOM为恒定电压，在相邻像素所 保持的电压极性彼此相反。因此，输出到相邻的数据线(962)的电压 极性相对于相对基板电极电压VCOM变为正极及负极。此外，在点反 转驱动中，通常按每一个水平期间进行数据线的极性反转，但在数据线负荷容量特别大或帧频较高时等情况下，也采用按每N个水平期间 (N为2以上的整数)进行极性反转的驱动方法。
图15 (A)是表示驱动数据线的数据驱动器中的输出放大电路(输 出电路)的构造的图(参照专利文献l等)。图15 (B)是用于说明图 15 (A)的动作的时序图。
具有差动级900，非反转输入端子与输入端子N1连接；pMOS 晶体管M93，源极连接到第1电源端子(VDD)，栅极连接到差动级 900的第1输出，漏极连接到输出端子N3;以及nMOS晶体管M94， 源极连接到第2电源端子(VSS)，栅极连接到差动级900的第2输出， 漏极连接到输出端子N3，其中，输出端子N3与差动级900的反转输 入端子连接。在输出放大电路的输出端子N3和负荷(数据线)90之 间设置有输出开关SW90。
为了防止输入到输入端子N1的输入信号(模拟数据)在变化时的 转化噪声被输出放大电路放大并传递到负荷(数据线)90、产生显示 恶化的情况，输出开关SW卯进行如下控制从各数据期间(tlH)开 始起，在预定期间(Tl)断开输出开关SW90。在图15 (B)的信号 HSTB的高电平期间(Tl)，模拟数据信号完成转化，在HSTB信号的 低电平期间(T2)，输出开关SW90接通，通过根据输入信号从输出 放大电路输出的灰度电压驱动负荷(数据线)90。
在驱动大型高精细LCD面板时，负荷90的电容变大，并且一个 数据期间(tlH)变短。因此由于输出开关SW90的接通电阻，驱动速 度不足。并且，经由输出开关SW卯进行充电放电，因此由于输出开 关SW90的接通电阻，耗电及发热也会增加。
与之相对，为了降低输出开关SW90的电阻，需要增大输出开关 SW90的尺寸，增大面积。以下说明省略了输出开关的放大器的相关技术。图16是表示专利 文献2公开的驱动电路的构造的图，其去除了放大器和数据线之间的
输出开关。参照图16，该驱动电路201具有放大器的差动部202、 203;切换部204、 205;输出部206、 207、 208、 209;显示输出端子 210、 211;以及控制它们的控制电路212。和显示数据对应的灰度电压 分别提供到差动部202、 203的第1输入。切换部204使差动部202的 输出选择性地与输出部206、 208中的一个连接。切换部205使差动部 203的输出选择性地与输出部207、 209中的一个连接。切换部204进 一步使显示输出端子210、211中的一个与差动部202的第2输入连接。 同样，切换部205使显示输出端子210、 211中的一个与差动部203的 第2输入连接。对显示输出端子210、 211设置四个输出部206、 207、 208、 209，输出部206、 208输出正极信号，输出部207、 209输出负 极信号。输出部206、 208的构成使充电能力较高，输出部207、 209 的构成使放电能力较高。控制电路212接收时钟信号CLK、锁存信号 STB、极性信号POL等信号，生成控制各部件所需的控制信号。控制 电路212包括向差动部、输出部的恒定电流源提供偏压的偏压生成部 213。
在显示输出端子210上连接有输出正极信号的输出部206和输出 负极信号的输出部209。控制电路212控制输出部206、 209，使输出 部206、 209中仅一个激活。在显示输出端子211上连接有输出负极信 号的输出部207和输出正极信号的输出部208连接。控制电路212控 制输出部207、 208，使输出207、 208中仅一个激活。为了实现点反转 驱动，在显示输出端子210、 211上生成极性彼此不同的信号，在某个 水平期间内，输出部206向显示输出端子210输出正极信号，输出部 207向显示输出端子211输出负极信号。这种情况下，输出部208、 209 非激活。另一方面，在下一个水平期间内，输出部208向显示输出端 子211输出正极信号，输出部209向显示输出端子210输出负极信号。 此时，输出部206、 207非激活。显示输出端子210、 211和输出部206、207、 208、 209之间无需设置输出开关。
图17 (A)及图17 (B)是表示图16的详细构造和动作的图(参 照专利文献2)。图16的差动部202由晶体管21 24、恒定电流源25 构成，图16的差动部203由晶体管31 34、恒定电流源35构成。图 16的差动部202、203由中压元件构成。图16的切换部204由形状41 46构成，图16的切换部205由开关51 56构成。构成图16的切换部 204、 205的开关45、 46、 55、 56是高压元件，除此之外的开关由中压 元件形成。图16的输出部206由晶体管61和晶体管62构成，输出部 207由晶体管71和晶体管72构成。输出部208由晶体管81和晶体管 82构成，输出部209由晶体管91和晶体管92构成。输出部206、 207、
208、 209由高压元件形成。
此外，与本发明的目的、控制不同，在专利文献3中，作为偏移 消除放大器，公开了图18所示的构造。参照图18，差动电路10具有 电流镜电路，该电流镜电路具有nM0S晶体管M3、 M4，源极共同连 接，形成差动对；nMOS晶体管M9 (电流源)，与nM0S晶体管M3、 M4的通用源极连接；以及pMOS晶体管Ml、 M2，漏极分别与nMOS 晶体管M3、 M4的漏极连接。并具有pMOS晶体管M7，其源极与电 源端子VDD连接，栅极连接到nMOS晶体管M4的漏极，pMOS晶体 管M7的漏极Nl经由开关SW2反馈到晶体管M3的栅极。具有nMOS 晶体管M10 (降压用的电流源晶体管)，其源极接地，漏极与pMOS 晶体管M7的漏极N1连接，栅极接收偏压VBB。并具有源极与电源 端子VDD连接、漏极与输出端子OUT连接的pMOS晶体管M11;源 极与电源端子VSS连接、漏极与输出端子OUT连接的nMOS晶体管 M12; pMOS晶体管M13，连接在晶体管M7的栅极和晶体管Mil的 栅极之间，栅极与控制信号CON连接；nMOS晶体管M15，连接在晶 体管M12的栅极和晶体管M10的栅极之间，栅极与控制信号CON的 反转信号(逆变器INV2的输出)连接；pMOS晶体管M14，源极与电 源端子VDD连接，漏极与晶体管Mil的栅极连接，向栅极输入用逆变器INV1反转了控制信号CON的信号；以及nMOS晶体管M16，源 极与电源端子VSS连接，漏极与晶体管M12的栅极连接，输入将用逆 变器INV2反转了控制信号CON的信号进一步用逆变器INV3反转后 的信号。
存储偏移状态的偏移消除电路11与输入级差动对晶体管M3、 M4 连接。偏移消除电路ll存储偏移电压Vof与输入电压IN相加后的电 压(IN + Vof)。
偏移消除电路11具有与差动对晶体管M3、 M4并联的偏移消 除用的晶体管M5、 M6 (nMOS);与晶体管M5、 M6的共同连接的源 极连接的电源源晶体管M8 (nMOS);以及与晶体管M5的栅极连接 的偏移消除用电容C1。向三个电流源晶体管M8、 M9、 M10的栅极施 加预定的偏压VBB。
在偏移消除期间，断开开关SW21，接通开关SW1、 SW3，向晶 体管M3、 M4、 M6的栅极施加输入电压IN。此时，偏移消除电路ll 内的晶体管M5的栅极N2经由开关SW3反馈到晶体管M7的漏极Nl， 成为对输入电压IN的电压跟随构造。其结果，电容C1中存储偏移电 压Vof与输入电压IN相加后的电压(IN + Vof)。
在之后的运算放大动作期间，接通开关SW2，断开开关SW1 、SW3， 使输出晶体管M7的漏极N1反馈到晶体管M3的栅极。偏移消除电路 11保持晶体管M5、 M6的栅极电压。其结果，晶体管M3的栅极在成 为输入电压IN的状态下稳定，在晶体管M7的漏极Nl生成输入电压 IN。
进一步，晶体管Mll (pMOS)和晶体管M12 (nMOS)(第2输 出级)与晶体管M7和晶体管M10 (第1输出级)并列，晶体管Mil 的栅极上设置开关晶体管M13、 M14 (均为pMOS)，并且开关晶体管M15、 M16 (均为nMOS)连接到第2输出电流源晶体管M12的栅极。 这些开关晶体管M12、 M14、 M15、 M16根据控制信号CON及逆变器 INV1、 2、 3产生的反转控制信号分别控制导通/截止。
在该运算放大电路中，在偏移消除期间结束时，将晶体管M11及 晶体管M12与晶体管M7和晶体管M10断开，并且使其栅极与电源 VDD及接地GND连接，成为非动作状态。g卩，通过将控制信号CON 从低电平切换到高电平状态，晶体管M13、 M15均截止，晶体管M14、 M16均导通。之后，开关SW4接通，进入运算放大动作期间。其结果， 在之后的运算放大动作期间内，差动电路10的输出对晶体管Mll的控 制动作停止，晶体管M11变为非激活状态。输出电流源晶体管M12也 同样变为非激活状态。
图18 (B)是表示图18 (A)的电路的输出部的动作的图。在偏 移消除期间内，开关SW4断开，晶体管M13、 M15导通，M14、 M16 截止，第2输出级(Mll、 M12)激活，在运算放大动作期间，开关 SW4接通，晶体管M13、 M15截止，晶体管M14、 M16导通，第2输 出级(Mll、 M12)变为非激活状态。
专利文献1:日本特开2007-047342号公报 专利文献2:日本特开2007-156235号公报 专利文献3:日本特开2003-060453号公报 专利文献4:日本特开平6-326529号公报 专利文献5:日本特开2005-124120号公报
以下对本发明的相关技术进行分析。
因液晶电视的大型化，数据线负荷有增大倾向，并且因高精细化， 数据驱动期间有縮短的倾向。
19驱动大容量负荷的驱动器因连接在输出放大电路和数据线负荷之 间的输出开关的接通电阻而容易发生驱动速度不足，输出开关的耗电、 发热也增加。当要改善驱动速度时，输出开关尺寸增大，影响芯片面 积。
图16、图17所示的构造是无需在显示输出端子和输出部之间设 置切换开关的无输出开关的构造，从一个数据期间开始起在预定期间
内(图17 (B)的STB信号为高电平的期间)，开关41、 43、 51、 53、 45、 46、 55、 56设定为断开，差动级和输出级断开。
艮口，内部元件(相位补偿电容等)，在从一个数据期间开始起在 预定期间内，无法转换到在一个数据期间开始时输入的数据所对应的 状态。
因此，在预定期间结束后的驱动期间内，在差动对和输出级连接 时(开关41、 43、 51、 53、 45、 46、 55、 56切换到接通时)，在输出 产生噪声，或发生输出延迟。

发明内容
因此，本发明的目的在于提供一种输出放大电路、输出电路、数 据驱动器及显示装置，能够实现数据线负荷驱动的高速化，并实现减 少输出开关的接通电阻所产生的耗电及发热。
并且，除了上述目的以外，本发明的其他目的在于提供一种输出 放大电路、输出电路、数据驱动器及显示装置，能够实现面积的减小， 并实现抑制输出噪声的产生。
本申请中公开的发明为了解决上述课题而大致具有以下构造。
根据本发明的一个方面，提供一种输出放大电路，具有主放大器和副放大器，该主放大器和副放大器共用接收输入信号的差动电路， 上述主放大器的输出连接到驱动对象的负荷，在上述主放大器的输出 断开、且上述副放大器的输出与上述负荷断开的状态下，由电压跟随 构造的上述副放大器接收上述输入信号，接着，在上述主放大器的输 出为接通的状态下，由电压跟随构造的上述主放大器及上述副放大器 这两者、或由电压跟随构造的上述主放大器单独接收上述输入信号， 并驱动上述负荷。
在本发明中，提供一种输出放大电路，具有差动级；第1输出 级，接收上述差动级的输出；第2输出级，其输出连接到驱动对象的 负荷；以及连接控制电路，上述差动级从其输入对中的第1输入接收 输入信号，上述连接控制电路切换第1连接方式和第2连接方式，上 述第1连接方式是如下方式使上述差动级的输出和上述第2输出级 的输入之间为非导通状态，并且使上述第1输出级的输出和上述第2 输出级的输出之间为非导通状态，而且使上述第1输出级的输出和上 述差动级的输入对的第2输入之间为导通状态，上述第2连接方式是 如下方式使上述差动级的输出和上述第2输出级的输入之间为导通 状态，并且使上述第1输出级及上述第2输出级中的至少上述第2输 出级的输出和上述差动级的输入对的第2输入之间为导通状态。
在本发明中，上述连接控制电路，在上述第1连接方式下，使上 述第2输出级为非激活状态，在上述第2连接方式下，使上述第2输 出级为激活状态。
在本发明中，接收上述输入信号并驱动上述负荷的一个数据期间 包括始于上述一个数据期间的开始时刻的第1期间；和上述第1期 间之后的第2期间，在上述第1期间，处于上述第1连接方式，在上 述第2期间，处于上述第2连接方式。
在本发明中，在上述第1连接方式下，上述差动级的输入对的上述第2输入与上述第1输出级的输出连接，在上述第2连接方式下， 上述第1输出级的输出和上述第2输出级的输出之间为导通状态，上
述第1输出级的输出和上述第2输出级的输出共同连接到上述差动级
的输入对的上述第2输入。在本发明中，上述连接控制电路具有第l
开关及第2开关，分别连接在上述差动级的第1输出及第2输出与上 述第2输出级的第1输入及第2输入之间；和第3开关，连接在上述 第1输出级的输出与上述第2输出级的输出之间。在上述第1连接方 式下，上述第1至第3开关均为断开状态，在上述第2连接方式下， 上述第1至第3开关均为接通状态。
或者，在本发明中，在上述第l连接方式下，上述差动级的输入 对的上述第2输入和上述第1输出级的输出之间为导通状态，上述差 动级的输入对的上述第2输入和上述第2输出级的输出之间为非导通 状态，在上述第2连接方式下，上述差动级的输入对的上述第2输入 和上述第2输出级的输出之间为导通状态，上述差动级的输入对的上 述第2输出和上述第1输出级的输出之间为非导通状态。上述连接控 制电路具有第1及第2开关，分别连接在上述差动级的第1输出及 第2输出与上述第2输出级的第1输入及第2输入之间；第3开关， 连接在上述第1输出级的输出与上述差动级的输入对的上述第2输入 之间；以及第4开关，连接在上述第2输出级的输出与上述差动级的 输入对的上述第2输入之间。在上述第1连接方式下，上述第1、第2、 第4开关均为断开状态，上述第3开关为接通状态，在上述第2连接 方式下，上述第l、第2、第4开关均为接通状态，上述第3开关为断 开状态。
在本发明中，上述第1输出级具有第1晶体管及第2晶体管，该 第1晶体管及第2晶体管在提供第1电源电位的第1电源端子和提供 第2电源电位的第2电源端子之间串联连接，上述第1晶体管及第2 晶体管的控制端子分别与上述差动级的第1输出及第2输出连接。此 外，上述第2输出级具有第3晶体管及第4晶体管，该第3晶体管及
22第4晶体管在上述第1电源端子和上述第2电源端子之间串联连接。
上述第1晶体管及第2晶体管的连接点形成上述第1输出级的输出节 点，上述第3晶体管及第4晶体管的连接点形成上述第2输出级的输
出节点，上述连接控制电路具有第1开关，连接在上述第1晶体管 的控制端子和上述第3晶体管的控制端子之间；第2开关，连接在上 述第2晶体管的控制端子和上述第4晶体管的控制端子之间；第3开 关，连接在上述第1输出级的输出节点和上述第2输出级的输出节点 之间；第4幵关，连接在上述第3晶体管的控制端子与如下电源端子 之间该电源端子是上述第1电源端子及第2电源端子中通过向上述
第3晶体管的控制端子施加电压而使上述第3晶体管成为截止状态的 电源端子；以及第5开关，连接在上述第4晶体管的控制端子与如下 电源端子之间该电源端子是上述第1电源端子及第2电源端子中通 过向上述第4晶体管的控制端子施加电压而使上述第4晶体管成为截 止状态的电源端子。在本发明中，在上述第1连接方式下，上述第1 至第3开关均为断开状态，且上述第4及第5开关均为接通状态，在 上述第2连接方式下，上述第1至第3开关均为接通状态，且上述第4 及第5开关均为断开状态。
在本发明中，上述第1输出级具有第1晶体管及第2晶体管，该 第l晶体管及第2晶体管在提供第1电源电位的第1电源端子和提供 第2电源电位的第2电源端子之间串联连接，上述第1晶体管及第2 晶体管的控制端子，形成上述第1输出级的第1输入及第2输入，并 且分别与上述差动级的第1输出及第2输出连接。上述第2输出级具 有第3晶体管及第4晶体管，该第3晶体管及第4晶体管在上述第1 电源端子和上述第2电源端子之间串联连接。上述第3晶体管及第4 晶体管的控制端子形成上述第2输出级的第1输入及第2输入，上述 第1晶体管及第2晶体管的连接点形成上述第1输出级的输出节点， 上述第3晶体管及第4晶体管的连接点形成上述第2输出级的输出节 点。上述连接控制电路也可以具有第1开关，连接在上述第1晶体 管的控制端子和上述第3晶体管的控制端子之间；第2开关，连接在
23上述第2晶体管的控制端子和上述第4晶体管的控制端子之间；第3 开关，连接在上述第1输出级的输出节点和上述第2输出级的输出节 点之间；第4开关，连接在上述第3晶体管的控制端子与如下电源端 子之间该电源端子是上述第1电源端子及第2电源端子中通过向上 述第3晶体管的控制端子施加电压而使上述第3晶体管成为截止状态 的电源端子；以及第5开关，连接在与上述第4晶体管的上述第2输 出级的输出节点连接的第1端子和上述第4晶体管的控制端子之间。
在本发明中，在上述第2连接方式下，上述连接控制电路使上述 第1输出级成为非激活状态。
在本发明中，上述连接控制电路具有第6开关，连接在上述第 1晶体管的控制端子和上述差动级的第l输出之间；第7开关，连接在 上述第1晶体管的控制端子与如下电源端子之间该电源端子是上述 第1电源端子及第2电源端子中通过向上述第1晶体管的控制端子施 加电压而使上述第1晶体管成为截止状态的电源端子；第8开关，连 接在上述第2晶体管的控制端子和上述差动级的第2输出之间；以及 第9开关，连接在上述第2晶体管的控制端子与如下电源端子之间 该电源端子是上述第1电源端子及第2电源端子中通过向上述第2晶 体管的控制端子施加电压而使上述第2晶体管成为截止状态的电源端 子。在本发明中，在上述第1连接方式下，上述第6及第8开关为接 通状态，且上述第7及第9开关为断开状态，在上述第2连接方式下， 上述第6及第8开关为断开状态，且上述第7及第9开关为接通状态。
在本发明中，在上述差动级中，具有分别由第1电流源及第2电 流源驱动的第1导电型的第1差动对及第2导电型的第2差动对，上 述第1差动对及第2差动对的上述第1输入之间连接，上述第1差动 对及第2差动对的上述第2输入之间连接。并且，上述差动级也可以 具有第1共源共栅电流镜电路，与上述第1差动对的输出对连接； 第1浮动电流源及第2浮动电流源， 一端分别连接到上述第1共源共栅电流镜电路的第l端子及第2端子；以及第2共源共栅电流镜电路， 第1及第2端子分别连接到上述第1浮动电流源及第2浮动电流源的
另一端，该第2共源共栅电流镜电路与上述第2差动对的输出对连接， 上述第1共源共栅电流镜电路及第2共源共栅电流镜电路的上述第1 端子作为上述差动级的第l输出及第2输出。
或者，在本发明中，在上述差动级中，具有第1导电型的第1差
动对及第2导电型的第2差动对，分别由第1电流源及第2电流源驱 动，输出对分别连接到第1负荷电路及第2负荷电路，上述第1差动 对及第2差动对的上述第1输入之间连接，上述第1差动对及第2差 动对的上述第2输入之间连接。并且，上述差动级也可以具有第2 导电型的晶体管，连接在上述第1电源端子和上述第1差动对的输出 之间，以预定的电压偏置；浮动电流源，连接在上述第1差动对的输 出和上述第2差动对的输出之间；以及第1导电型的晶体管，连接在 上述第2电源端子和上述第2差动对的输出之间，以预定的电压偏置， 上述第1差动对的输出和上述第2差动对的输出作为上述差动级的第1 输出及第2输出。
或者，在本发明中，上述差动级也可以具有差动对，由电流源 驱动，在输出对连接有负荷电路；晶体管，连接在上述第1电源端子 和上述差动对的输出之间，以预定的电压偏置；浮动电流源，其一端 连接到上述差动对的输出；以及其他晶体管，连接在上述浮动电流源 的另一端和上述第2电源端子之间，以预定的电压偏置，上述浮动电 流源的一端和另一端作为上述差动级的第1输出及第2输出。
在本发明的输出电路中，具有输入正极信号的第l输入端；输 入负极信号的第2输入端；以及第1输出端及第2输出端，并具有 输入切换电路，进行切换，以从第1输出端及第2输出端分别输出正 极信号及负极信号，或从上述第1输出端及第2输出端分别输出负极 信号及正极信号；和第1输出放大电路及第2输出放大电路，分别连接到上述输入切换电路的第1输出端及第2输出端，驱动第1负荷及 第2负荷，上述第1输出放大电路及第2输出放大电路分别由上述本 发明的输出放大电路构成。
在本发明的输出电路中，接收上述正极信号及负极信号并驱动上
述第1负荷及第2负荷的负荷驱动期间由多个数据期间构成，各上述 数据期间的包括始于上述数据期间的开始时刻的第1期间；和上述 第1期间之后的第2期间，上述第1输出放大电路及第2输出放大电 路，分别在上述第1期间为上述第1连接方式，且上述第2输出级为 非激活状态，在上述第2期间为上述第2连接方式，且上述第2输出 级为激活状态。
或者，在本发明的输出电路中，接收上述正极信号及负极信号并 驱动上述第1负荷及第2负荷的驱动期间包括以正极性及负极性分 别驱动上述第1负荷及第2负荷的多个数据期间；和以负极性及正极 性分别驱动上述第1负荷及第2负荷的多个数据期间，进行上述第1
负荷及第2负荷的极性切换后的至少最初的数据期间包括始于上述
最初的数据期间的开始时刻的第1期间；和上述第1期间之后的第2 期间，上述第1输出放大电路及第2输出放大电路，分别在上述第1 期间为上述第1连接方式，且上述第2输出级为非激活状态，在上述 第2期间中为上述第2连接方式，且上述第2输出级为激活状态。
进一步，在本发明的输出电路中，在上述第1及第2负荷的极性 与前一个数据期间相同的数据期间，上述第1输出放大电路及第2输 出放大电路分别为上述第2连接方式，且上述第2输出级为激活状态。
或者，在本发明的输出电路中，具有第l输出放大电路，输入
正极信号，驱动第1负荷或第2负荷；和第2输出放大电路，输入负
极信号，当上述第1输出放大电路正极驱动上述第1负荷时，负极驱
动上述第2负荷，当上述第1输出放大电路正极驱动上述第2负荷时，负极驱动上述第1负荷，上述第1输出放大电路及第2输出放大电路 分别由上述本发明的输出放大电路构成，并具有切换电路，该切换电 路，将上述第1输出放大电路的上述差动级的输出及上述第2输出放 大电路的上述差动级的输出、与上述第1输出放大电路的上述第2输
出级的输入及上述第2输出放大电路的上述第2输出级的输入之间的
连接，切换为直接连接或交叉连接，该切换电路，将上述第1输出放
大电路的上述第2输出级的输出及上述第2输出放大电路的上述第2 输出级的输出、与上述第1输出放大电路的上述第1输出级的输出及 上述第2输出放大电路的上述第1输出级的输入之间的连接，切换为 直接连接或交叉连接。
在本发明的输出电路中，也可以是如下构造，具有第1输出放 大电路，输入正极信号，驱动第1负荷或第2负荷；和第2输出放大
电路，输入负极信号，当上述第1输出放大电路正极驱动上述第1负
荷时，负极驱动上述第2负荷，当上述第1输出放大电路正极驱动上 述第2负荷时，负极驱动上述第1负荷，上述第1输出放大电路及第2
输出放大电路由上述本发明的输出放大电路构成，并具有第1切换
电路，使上述第1输出放大电路的上述差动级的第1输出及上述第2
输出放大电路的上述差动级的第1输出、与上述第1输出放大电路的
上述第2输出级的上述第3晶体管的控制端子及上述第2输出放大电 路的上述第2输出级的上述第3晶体管的控制端子之间的连接，切换 为直接连接或交叉连接；第2切换电路，使上述第1输出放大电路的 上述第2输出级的输出及上述第2输出放大电路的上述第2输出级的 输出、与上述第1输出放大电路的上述第1输出级的输出及上述第2 输出放大电路的上述第1输出级的输出之间的连接，切换为直接连接 或交叉连接；以及第3切换电路，使上述第1输出放大电路的上述差 动级的第2输出及上述第2输出放大电路的差动级的第2输出、与上 述第1输出放大电路的上述第2输出级的上述第4晶体管的控制端子 及上述第2输出放大电路的上述第2输出级的上述第4晶体管的控制 端子之间的连接，切换为直接连接或交叉连接。
27根据本发明，提供一种数据驱动器，将显示装置的数据线作为负 荷来驱动，上述显示装置具有在上述数据线和扫描线的交叉部包含像 素开关和显示元件在内的单位像素，其中，具有上述本发明涉及的输 出放大电路。
或者，根据本发明，提供一种数据驱动器，将显示装置的第1数 据线和第2数据线作为第1负荷、第2负荷来驱动，上述显示装置具 有在数据线和扫描线的交叉部包含像素开关和显示元件在内的单位像 素，其中，具有上述本发明涉及的输出电路，作为包括第1输出放大 电路及第2输出放大电路的输出电路，该第1输出放大电路及第2输 出放大电路输入来自正极解码器及负极解码器的正极信号及负极信
号，并驱动上述第1负荷及第2负荷。在本发明涉及的数据驱动器中，
具有至少一个控制信号产生电路，该控制信号产生电路向多个上述输 出放大电路提供对连接方式的切换进行控制的信号。
根据本发明，通过去除输出开关，能够实现使负荷的驱动速度高 速化，降低由于输出开关的接通电阻所产生的耗电及发热。并且，根 据本发明，通过减少输出开关，能够减小面积，抑制输出噪声的产生。


图1 (A) 、 (B)是分别表示本发明的第1实施例的构造和控制 的图。
图2 (A) 、 (B)是分别表示本发明的第2实施例的构造和控制 的图。
图3 (A) 、 (B)是分别表示本发明的第3实施例的构造和控制 的图。
图4 (A) 、 (B)是分别表示本发明的第4实施例的构造和控制 的图。
图5是表示本发明的第5实施例的构造的图。图6 (A) 、 (B)是分别表示本发明的第5实施例的控制的图。 图7 (A) (D)是表示本发明的第6实施例的构造的图。 图8 (A) 、 (B)是分别表示本发明的第6实施例的控制的图。 图9是表示本发明的第7实施例的构造的图。 图10是表示本发明的第8实施例的构造的图。 图11是表示本发明的第9实施例的构造的图。 图12是表示本发明的第IO实施例的构造的图。 图13是表示本发明的第11实施例的构造的图。 图14是示意性地表示液晶显示部的构造的图。 图15是表示相关技术的构造(有输出开关)的图。 图16是表示相关技术的构造(无输出开关)的图。 图17 (A) 、 (B)是表示图16的详细构造和动作波形的图。 图18(A)、 (B)是表示相关技术的偏移消除放大器的构造的图。 图19 (A) 、 (B)是分别表示本发明的第12实施例的构造和控 制的图。
具体实施例方式
为进一步详细说明上述本发明，参照附图进行如下说明。参照图 1，在本发明的一个方式的输出放大电路中，具有差动级(100); 接收上述差动级(100)的输出(4、 6)的第1输出级(110);以及 输出(3)连接到驱动对象的负荷(90)的第2输出级(120)，差动 级(100)从其输入对的第1输入(非反转输入)接收输入信号(Vin)。 进一步具有控制电路(510)，由控制信号产生电路(500)生成的控 制信号进行控制。
控制电路(510)切换(A)第l连接方式和(B)第2连接方式， (A)第l连接方式是如下方式使差动级(100)的输出(4、 6) 和第2输出级(120)的输入(5、 7)之间为非导通状态，且使第l输 出级(110)的输出(2)和第2输出级(120)的输出(3)之间为非 导通状态，且使第l输出级(110)的输出(2)和差动级(100)的输入对的第2输入(反转输入)之间为导通状态，
(B)第2连接方式是如下方式使差动级(100)的输出(4、 6) 和第2输出级(120)的输入(5、 7)之间为导通状态，且使第l输出 级(110)和第2输出级(120)的输出(2、 3)和差动级(100)的输 入对的第2输入(反转输入)之间为导通状态。
控制电路(510)，在上述第1连接方式下使第2输出级(120) 非激活，在上述第2连接方式下使第2输出级(120)激活。在本发明 的实施方式中，具有第1及第2开关(SWll、 SW12)，分别连接 在差动级(100)的第1及第2输出(4、 6)和第2输出级(120)的 第1及第2输入(5、 7)之间；和第3开关(SW10)，连接在第l输 出级(110)的输出(2)和第2输出级(120)的输出(3)之间。此 外，第l输出级(110)的输出(2)连接到差动级(100)的输入对的 第2输入(反转输入)。
艮P，在驱动负荷(90)的输出放大电路中，接收差动级(100)的 输出的输出级具有第1输出级(U0)，其具有第1充电元件和第1 放电元件；第2输出级(120)，其具有第2充电元件和第2放电元件； 以及控制单元(500、 510)，控制第2输出级(120)的连接及动作。 但向控制电路(510)提供控制信号的控制信号产生电路(500)也可 独立于输出放大电路而设置。
第2输出级(120)的输出(3)直接连接到负荷(90)。
数据期间至少由第1及第2期间(Tl、 T2)构成，在第1期间(Tl) (信号HSTB为高电平的期间)，使开关(SWIO、 SWll、 SW12)为 断开状态，使第2输出级(120)与差动级(100)的输出断开，使第2 输出级(120)为非激活(断开输出的状态)。此时，差动级(100) 和第l输出级(110)进行和输入信号(Vin)对应的电压跟随动作。
30在第2期间(T2 )(信号HSTB为低电平的期间)，使开关(SW10、SWll、 SW12)为接通状态，使第2输出级(120)的输出节点(3)反馈连接到差动级(100)，并且激活第2输出级(120)。此时，差动级(100)及至少第2输出级(120)以和输入信号(Vin)对应的电压跟随动作驱动负荷(90)。
在第1期间(Tl)，第1输出级(110)的输出节点(2)与第2输出级(120)的输出节点(3)断开，并且第2输出级(120)非激活，各端对负荷(90)的电压供给，进行和断开状态的输出开关(图15的输出开关SW90)同样的动作。
进一步，在第1期间(Tl)，差动级(100)及第1输出级(110)根据输入电压(Vin)进行动作，因此相位补偿电容等内部元件变为和输入电压(Vin)对应的状态。
在第1期间(Tl)结束后的第2期间(T2)，因在第1期间(Tl)内相位补偿电容等内部元件成为和输入电压(Vin)对应的状态，因此抑制了从第1期间(Tl)向第2期间(T2)切换时产生噪声，通过激活的第2输出级(120)，高速驱动负荷(卯)。
第1及第2输出级(110、 120)和各开关(SWIO、 SWll、 SW12)的尺寸可根据负荷(90)的驱动条件而调整。优选使第l输出级(110)及各开关(SW10、SW11、SW12)为非常小的尺寸，使第2输出级(120)的元件为驱动负荷(90)所需的尺寸。由此，能够实现如下构造将直接与负荷(90)连接的第2输出级(120)作为主放大器，将驱动相位补偿电容等内部元件的第1输出级(110)作为副放大器。根据本发明，通过去除输出开关，对于大容量的负荷也能够实现高通过率、节电、低发热(减少由输出开关的接通电阻产生的耗电及发热)。并且，在配置有大尺寸的输出开关的输出电路中，根据本发明，通过减少该输出开关，还能够节省面积。或者，参照图19，在本发明的其他方式的输出放大电路中，具有:差动级(100);接收差动级(100)的输出(4、 6)的第1输出级(110);
以及输出(3)连接到驱动对象的负荷(90)的第2输出级(12)，差动级(100)由其输入对的第1输入(非反转输入)接收输入信号(Vin)。进一步，具有控制电路(510)，根据由控制信号产生电路(500)生成的控制信号进行控制。
控制电路(510)切换控制(A)第1连接方式和(B)第2连接
方式，
(A) 第1连接方式是如下方式使差动级(100)的输出(4、 6)和第2输出级(120)的输入(5、 7)之间为非导通状态，且使第l输出级(110)的输出(2)和第2输出级(120)的输出(3)之间为非导通状态，且使第l输出级(110)的输出(2)和差动级(100)的输入对的第2输入(反转输入)之间为导通状态，
(B) 第2连接方式是如下方式使差动级(100)的输出(4、 6)和第2输出级(120)的输入(5、 7)之间为导通状态，且使第l输出级(110)的输出(2)和差动级(100)的输入对的第2输入(反转输入)之间为导通状态，使第2输出级(120)的输出(3)和差动级(100)的输入对的第2输入(反转输入)之间为导通状态。控制电路(510)进行如下控制，在上述第l连接方式下使第2输出级(120)非激活，在上述第2连接方式下使第2输出级(120)激活。在本发明的该方式中，具有第1及第2开关(SW11、 SW12)，分别连接在差动级(100)的第1及第2输出(4、 6)和第2输出级(120)的第1及第2输入(5、7)之间；第3开关(SW10-1)，连接在第1输出级(110)的输出(2)和差动级(100)的输入对的第2输入(反转输入)之间；以及第4开关(SW10-2)，连接在第2输出级(120)的输出(3)和差动级(100)的输入对的第2输入(反转输入)之间。
并且，在上述各方式的输出放大电路中，差动级(100)由第l输出级(110)和第2输出级(120)共用，可看作共用接收输入信号(Vin)的差动电路(差动级(100))的主放大器(差动级(100)及第2输出级(120))和副放大器(差动级(100)及第l输出级(110))。该输出放大电路在主放大器(100、 120)的输出(3)连接驱动对象的负荷(90)，在断开主放大器(100、 120)的输出、且副放大器(100、110)的输出(2)与负荷(90)断开的状态下，由电压跟随构造的副放大器(100、 110)接收输入伯号(Vin)，接着在接通主放大器(100、120)的输出的状态下，由电压跟随构造的主放大器(100、 120)及副放大器(100、 110)这两者或由电压跟随构造的主放大器(100、 120)单独接收输入信号(Vin)，并驱动负荷(90)。以下根据实施例进行说明。
(实施例1)
图1是表示本发明涉及的输出放大电路的一个实施例的构造的图。参照图l，在本实施例中，具有
差动级100;
第1输出级110;
第2输出级120;
开关SWll、 SW12，分别连接在差动级100的第1及第2输出4、6和第2输出级120的第l及第2输入端子5、 7之间；
开关SW10,连接在第1输出级110的输出节点2和第2输出级120的输出节点3之间；以及
控制信号产生电路500。
并且，差动级110至少包括差动对和负荷电路。且在具有中间级的输出放大电路中，差动级IOO还包括该中间级。
第1输出级110的输出节点2与差动级100的反转输入端子(-)连接，差动级100的非反转输入端子(+ )与输入端子1连接，输入输入信号电压Vin。并且，第2.输出级120的输出节点3与负荷(load)90 (数据线)连接。虽未特别限定，但在本实施例中，输出放大电路驱动液晶显示面板的数据线，负荷90例如与图14的数据线962对应。此外，在图1 (A)中，开关SWIO、 SWll、 SW12构成控制输出放大电路的连接方式的开关部(连接控制电路)510，根据来自控制信号产生电路500的控制信号进行接通/断开(ON/OFF)控制。并且，第2输出级120的激活、非激活的控制也根据来自控制信号产生电路500的控制信号来控制。
图1 (B)是表示图1 (A)的动作的时序波形图。数据期间包括-开始后的信号HSTB为高电平(High)的期间Tl;和期间Tl后的信号HSTB为低电平(Low)的期间T2。信号HSTB在从低电平变为高电平的时序，切换数据信号，与下一个数据对应的模拟输入信号Vin开始输入到输出放大电路。信号HSTB为高电平的期间T1设定为模拟输入信号Vin从与前一个数据对应的模拟信号充分转换为止的期间。在信号HSTB为低电平的期间T2中，以根据模拟输入信号Vin放大的输出信号驱动负荷卯。
控制信号产生电路500，在期间Tl中，使开关SW10、SW11、SW12为断开状态，使第1输出级110激活，第2输出级120非激活。在期间T1中，第2输出级120发挥与断开状态的输出开关等效的作用。从而，隔断从输出放大电路到负荷卯的电压供给，防止输入信号转换时的噪声传递到负荷90。并且在期间Tl中，第1输出级110的输出2反馈连接到差动级100的反转输入端子，差动级100及第1输出级110构成电压跟随器，进行和输入信号电压Vin对应的放大动作，内部元件(相位补偿电容等)也变化为和输入信号Vin对应的状态。但因开关SW10断开，因此第1输出级110的输出节点2与第2输出级120的输出节点3 (因此与负荷90)断开。
控制信号产生电路500，在期间Tl后的期间T2中，使开关SW10、SWll、 SW12为接通状态，使第2输出级120与差动级100连接而激活。在期间T2中，第2输出级120驱动负荷90。即，在期间T2内，开关SW10接通，第2输出级120的输出节点3反馈连接到差动级100的反转输入端子，差动级100和至少第2输出级120构成电压跟随器，高速驱动负荷90。此外，控制信号产生电路500通常配置在输出放大电路的外部(参照下述图13)，由控制信号产生电路500产生的控制信号布线到开关SWIO、 SWll、 SW12的控制端子上，接通/断开控制开关SWIO、 SWll、 SW12。
根据本实施例，由于不存在输出开关的接通电阻，因此可提高输出放大电路驱动负荷卯的速度。
并且，根据本实施例，通过去除输出开关，可降低由输出开关的接通电阻产生的耗电及发热。
进一步，根据本实施例，在数据期间开始后的期间T1中，差动级100及第1输出级110根据在期间Tl中输入的输入电压Vin进行电压跟随动作，使相位补偿电容等内部元件变化为和输入电压Vin对应的状态。这样一来，在从期间T1向期间T2切换时，开关SWIO、 SWll、SW12从断开切换为接通，第2输出级120激活，可抑制此时的输出噪声等的发生。
并且，根据本实施例，通过输出开关的减少，可节省面积。
根据本实施例，第1输出级110的晶体管元件、开关SW10、SW11、SW12的尺寸也可以较小。在期间T1中，第1输出级110作为使相位补偿电容等内部元件驱动为和输入电压Vin对应的状态的副放大器而发挥作用，因此无需驱动能力，可使第1输出级110的晶体管元件较小。在期间T2中，第2输出级120作为实质上驱动负荷的主放大器而发挥作用。并且在期间T2中，第l输出级110也可与第2输出级120一起使负荷90驱动。在具有输出开关的输出放大电路中，相对于大容量数据线负荷，输出开关的尺寸也较大，但在本实施例中，去除输出开关，而增加第1输出级110的晶体管元件、SWIO、 SWll、 SW12。
但由于各元件尺寸较小，因此可节省面积。
(实施例2)
图2 (A)是表示图1的第1、第2输出级110、 120的具体构造的一例的图。第1输出级110具有pMOS晶体管Ml，源极与提供电源电压VDD的第1电源端子(VDD)连接，栅极与差动级100的第1输出4连接，漏极与输出节点2连接；和nMOS晶体管M2，源极与提供电源电压VSS的第2电源端子(VSS)连接，栅极与差动级100的第2输出6连接，漏极与输出节点2连接。第2输出级120具有pMOS晶体管M3，源极与第l电源端子连接，栅极经由开关SW11与差动级100的第1输出4连接，漏极与输出节点3连接；和nMOS晶体管M4，源极与第2电源端子连接，栅极经由开关SW12与差动级100的第2输出6连接，漏极与输出节点3连接。在本实施例中，差动级100的构成是，在输入电压Vin的电压变化时，第1及第2输出4、 6分别向与输入电压Vin的电压变化相反的方向作用。
在第1电源端子(VDD)和pMOS晶体管M3的栅极5之间，连接有开关SW13。在第2电源端子(VSS)和nMOS晶体管M4的栅极7之间，连接有开关SW14。在输出节点2和输出节点3之间连接有开关SWIO。此外，在图2 (A)中，开关SW10 SW14构成开关部(连接控制电路)510，根据来自控制信号产生电路500的控制信号接通/断开。
图2 (B)是表示构成数据期间的期间Tl和其之后的期间T2中开关SWIO、 SWll、 SW12、 SW13、 SW14的接通/断开的图。期间Tl、T2的时序设定和图1 (B)相同。
在HSTB为高电平的期间Tl中，开关SW13、 SW14接通，SWIO、SWll、 SW12断开。因开关SW13、 SW14接通，所以构成第2输出级120的晶体管M3、 M4的栅极分别成为电源电位VDD、 VSS，均截止。开关SWll、 SW12断开，构成第2输出级的晶体管M3、 M4的栅极与差动级IOO的第l及第2输出4、 6断开。并且，开关SW10断开，第1输出级110的输出节点2与和数据线负荷90连接的第2输出级120的输出节点3断开。
在HSTB为低电平的期间T2中，SW13、SW14断开，SW10、SW11、SW12接通。因开关SW13、 SW14断开，所以构成第2输出级120的晶体管M3、M4的栅极分别与电源电位VDD、VSS断开，因开关SWll、SW12接通，所以晶体管M3、 M4的栅极分别与差动级100的第1及第2输出4、 6连接。并且，因开关SW10接通，所以第1输出级110的输出节点2与第2输出级的输出节点3连接，从而与负荷90连接。
根据本实施例，在期间Tl中，第1输出级IIO作为使相位补偿电容等内部元件驱动为与输入电压Vin对应的状态的副放大器而发挥作用，因此不必需要驱动能力，也可以使第1输出级110的晶体管元件较小。在期间T2中，第2输出级120作为实质上驱动负荷的主放大器而发挥作用。在本实施例中，在期间T2中，第1及第2输出级110、120 —起驱动负荷卯。
在本实施例中，开关SW10 SW14的尺寸可较小。并且，第l输出级110 (Ml、 M2)和第2输出级120 (M3、 M4)的元件尺寸根据负荷90优化设定。例如，可统一第1输出级110 (Ml、 M2)和第2输出级120 (M3、 M4)的尺寸。并且，当要求减小面积时，使作为主放大器而发挥作用的第2输出级120 (M3、 M4)的尺寸较大、作为副放大器而发挥作用的第1输出级110 (Ml、 M2)的尺寸较小，该设定比较有效。即，可使元件尺寸(W/L， W为栅极宽，L为栅极长)为(W/L) Ml、 M2《(W/L) M3、 M4
尤其是将第l输出级110的晶体管M1、 M2的W/L比相对于第2
37输出级120的晶体管M3、 M4的W/L比设定得足够小时，在输出稳定的状态下，也可以设计为在晶体管Ml、 M2上没有栅极电流的流动(即晶体管M1、 M2变为非激活状态)。这种情况下，第1输出级110的晶体管M1、 M2在第l输出级110的输出节点2的电位不同于与输入信号Vin对应的输出电压时进行动作，在与输入信号Vin对应的输出电压附近时不动作(非激活)。
在期间T2开始时，晶体管M3、 M4的栅极-源极间电位为0，因此在从期间Tl到期间T2的切换中，不产生噪声。期间T2开始后，晶体管M3、 M4的栅极迅速地控制为差动级100的第1及第2输出4、 6的电位，高速驱动负荷90。
(实施例3)
图3 (A)是表示图1的第1、第2输出级110、 120的具体构造的其他示例的图。参照图3 (A)，本实施例由pMOS晶体管M2C构成图2 (A)的第1输出级的nMOS晶体管M2，并且由pMOS晶体管M4C构成第2输出级nMOS晶体管M4，在pMOS晶体管M4C的栅极7和源极(第2输出级120的输出节点3)之间连接开关SW14C。并且，在本实施例中，差动级100的构造是，第1输出4在输入电压Vin的电压变化时，向与输入电压Vin的电压变化相反的方向作用，差动级100的第2输出6向与输入电压Vin的电压变化相同的方向作用。其他构造及开关的切换和上述实施例相同。在本实施例中，第1、第2输出级的充电元件和放电元件均由pMOS晶体管构成，pMOS晶体管M2C、M4C进行源极跟随动作。此外，在图3 (A)中，开关SW10 SW14C构成开关部530，根据来自控制信号产生电路500的控制信号接通/断开控制。此外，开关SW14C也可连接在pMOS晶体管M4C的栅极7和第1电源端子(VDD)之间。
图3 (B)是表示构成数据期间的期间Tl和其之后的期间T2中开关SWIO、 SWll、 SW12、 SW13、 SW14C的接通/断开的图。期间Tl、T2的时序设定和图1 (B)相同。
在HSTB为髙电平的期间Tl中，开关SW13、 SW14C接通，开 关SWIO、 SWll、 SW12断开。并且，因开关SW13、 SW14C接通， 所以构成第2输出级120的pMOS晶体管M3、 M4C的栅极-源极间电 位为0，均截止。
在HSTB为低电平的期间T2中，开关SW13、 SW14C断幵，开 关SWIO、 SWll、 SW12接通。因开关SW13、 SW14C断开，所以构 成第2输出级的pMOS晶体管M3、 M4C的栅极与源极断开，因开关 SWll、 SW12接通，所以晶体管M3、 M4C的栅极分别与差动级100 的第1及第2输出4、 6连接。并且，因开关SW10接通，所以第l输 出级的输出节点2与第2输出级120的输出节点3连接，从而与负荷 90连接。
根据本实施例，在第l、第2输出级110、 120中，分别使输出节 点2、 3放电的元件由pMOS晶体管M2C、 M4C构成。因此在本实施 例中，输出放大电路的动作范围相对于电源电压范围(VDD到VSS)， 在低位侧电源电压VSS —侧减小与pMOS晶体管M2C、 M4C的阈值 电压的绝对值Vtp相应的量，大约是VDD到(VSS + Vtp)的范围。 在本实施例中，虽然输出放大电路的动作范围略小，但可简化差动级 IOO的构造。本实施例的输出放大电路的构造例在下述图12中说明。
(实施例4)
图4 (A)是表示图1的第1、第2输出级110、 120的具体构造的 一例的图。参照图4 (A)，在本实施例中，在图2 (A)的第1输出级 pMOS晶体管Ml的栅极和差动级100的第1输出4之间，具有开关 SW15，在pMOS晶体管M1的栅极和第1电源端子(VDD)之间，具 有开关SW17。在第1输出级的nMOS晶体管M2的栅极和差动级100 的第2输出6之间，具有开关SW16，在nMOS晶体管M2的栅极和第2电源端子(VSS)之间，具有开关SW18。开关SWIO、 SWll、 SW12、 SW13、 SW14构成开关部510，开关SW15、 SW16、 SW17、 SW18构 成开关部520，根据来自控制信号产生电路500的控制信号控制接通/ 断开。此外，差动级100和第2实施例同样如下构成第1及第2输 出4、 6在输入电压Vin的电压变化时，分别向与输入电压Vin的电压 变化相反的方向作用。
图4 (B)是表示构成数据期间的期间Tl及其之后的期间T2中开 关SWIO、 SWll、 SW12、 SW13、 SW14、 SW15、 SW16、 SW17、 SW18 的接通/断开的图。由开关SW13、 SW14、 SW15、 SW16构成的第1组 开关共同接通/断开，由SWIO、 SWll、 SW12、 SW17、 SW18构成的
第2组开关与第1组开关互补地共同接通/断开。
具体而言，在HSTB为高电平的期间Tl中，开关SW13、 SW14、 SW15、 SW16接通，SWIO、 SWll、 SW12、 SW17、 SW18断开。因开 关SW13、 SW14接通，所以构成第2输出级120的pMOS晶体管M3、 nMOS晶体管M4的栅极分别变为电源电位VDD、 VSS，并且均截止。 因开关SW15、SW16接通，所以第1输出级的pMOS晶体管Ml、nMOS 晶体管M2分别与差动级100的第1及第2输出4、6连接。开关SW11、 SW12断开，构成第2输出级的晶体管M3、 M4的栅极与差动级100 的第1及第2输出4、 6断开。并且开关SW10断开，第1输出级110 的输出节点2与和数据线负荷90连接的第2输出级120的输出节点3 断开。
在HSTB为低电平的期间T2中，开关SW13、SW14、SW15、SW16 断开，SWIO、 SWll、 SW12、 SW17、 SW18接通。因开关SW13、 SW14
断开，所以构成第2输出级120的晶体管M3、 M4的栅极分别与电源 电位VDD、 VSS断开，因开关SWll、 SW12接通，所以晶体管M3、 M4的栅极分别与差动级100的第1及第2输出4、 6连接，并且因开 关SW10为接通，所以第l输出级的输出节点2和与数据线负荷90连接的第2输出级120的输出节点3连接。因开关SW15、 SW16断开、 开关SW17、 SW18接通，所以第1输出级110的pMOS晶体管Ml、 nMOS晶体管M2的栅极分别与差动级100的第1及第2输出4、 6断 开，分别与电源电位VDD、 VSS连接，pMOS晶体管Ml、 nMOS晶体 管M2截止(期间T2中第1输出级110为非激活状态)。
根据本实施例，在期间Tl中，第1输出级110作为使相位补偿电 容等内部元件驱动为和输入电压Vin对应的状态的副放大器而发挥作 用，因此无需驱动能力，也可以可使第1输出级110的晶体管元件较 小。在期间T2中，第2输出级120作为实质上驱动负荷的主放大器而 发挥作用。在本实施例中，在期间T2内，使第1输出级IIO为非激活， 通过第2输出级120驱动负荷90。此外，也可将控制第1输出级110 的pMOS晶体管M1的接通/断开的开关SW15、 SW17置换为在第1 电源端子(VDD)和节点2之间，以串联方式与pMOS晶体管Ml连 接的其他开关。同样，也可将控制第1输出级110的nMOS晶体管M2 的接通/断开的开关SW16、 SW18置换为在第2电源端子(VSS)和 节点2之间，以串联方式与nMOS晶体管M2连接的其他开关。
(实施例5)
图5是表示本发明的其他实施例的构造的图。图5表示液晶驱动 用的二输出放大电路的构造的一例。在本实施例中，相邻的两个输出 之间极性不同。在本实施例中，未设置进行输出放大电路701、 702的 输出节点3A、 3B和负荷90A、卯B之间的直接(Straight)连接、交 叉连接的切换的输出开关，为了切换两个输出节点3A、3B之间的极性， 具有输入切换电路300。根据本实施例，由于不存在输出开关，所以可 提高驱动速度，并可减少因输出开关消耗的电力、发热。
输入切换电路300具有开关SW31，连接在正极信号输入端子 10A和输出放大电路701的差动级100的输入1A之间；开关SW32， 连接在正极信号输入端子10A和输出放大电路702的差动级100的输入1B之间；开关SW33，连接在负极信号输入端子IOB和输出放大电
路702的差动级IOO的输入1B之间；以及开关SW34,连接在负极信 号输入端子10B和输出放大电路701的差动级100的输入1A之间。控 制信号产生电路500生成对开关SW31 SW34进行接通/断开控制的控 制信号。在开关SW31、 SW33接通时，正极信号Vinl和负极信号Vin2 分别输入到输出放大电路701、 702的差动级IOO(直接连接)，与Vinl、 Vin2对应的输出信号从输出端子3A、 3B输出到负荷90A、 90B。在开 关SW32、 SW34接通时，正极信号Vinl和负极信号Vin2分别输入到 输出放大电路702、 701的差动级100 (交叉连接)，与Vinl、 Vin2对 应的输出信号从输出端子3B、 3A输出到负荷90A、卯B。
虽无特别限定，但在图5的实施例中，输出放大电路701、 702是 参照图2说明的构造。也可适用图4。
图6是表示在图5的电路中按照每N个数据期间(N为1以上的 整数)进行极性反转时(极性反转是在数据期间VD1和VD (N+l) 开始时进行)的、各开关的控制的图。在数据期间VD1和VD (N+l) 开始时，切换输入切换电路300的开关对SW31、SW33和开关对SW32、 SW34的接通/断开。
在图6 (A)所示的例子中，输入切换电路300中的SW31 SW34 在每次极性反转时切换接通/断开。输出放大电路701、 702的第2输出 级(M3、 M4)与极性反转无关，在各数据期间开始后的期间Tl中， 设定为非激活状态。艮卩，在VD1、 VD2、…VD (N+l)各数据期间的 期间T1中，开关SW13、 SW14接通，SWIO、 SWll、 SW12断开，输 出放大电路701、 702的第2输出级(M3、 M4)为非激活。
在图6 (B)所示的例子中，输出放大电路701、 702的第2输出 级(M3、 M4)在极性反转后(极性信号POL转换后)的最初的数据 期间(VD1、 VD (N+l))的期间T1内非激活。在同一极性持续的状态下(极性信号POL持续为高电平或低电
平)，在数据期间的切换时，第2输出级(M3、 M4)在整个数据期间 保持激活状态。即，在POL与前一个数据期间相同的后续数据期间的 期间T1中，和期间T2同样，开关SW13、 SW14断开，SWIO、 SWll、 SW12保持接通。因此，转换噪声虽然有可能传递到数据线负荷90A、 90B，但第2输出级(M3、 M4)对数据线负荷90A、 90B驱动的开始 时刻提前，因此适合于大画面(大容量负荷)驱动及使驱动频率成倍 以提高动画特性的120Hz驱动(一个数据期间縮短为1/2) 。 E卩，在驱 动电压的极性与前一个数据期间相同的数据期间中，数据线负荷90A、 90B从第1期间开始通过激活状态的第2输出级(M3、 M4)被高速驱 动。
(实施例6)
接着说明本发明的第6实施例。本实施例是液晶驱动用的二输出 放大电路的构造(两个输出之间极性不同时的例子)，固定了输入到 各输出放大电路的输入信号的极性。图7是表示本实施例的构造的图。
参照图7 (A)，在本实施例中，去除上述第4实施例的输入切换 电路300，向输出放大电路703、 704中直接输入正极信号Vinl、负极 信号Vin2。因输入信号的极性固定，所以具有输出切换电路400-1 400-3，切换两个输出之间的极性。输出放大电路703、 704是图2的构造。
参照图7 (C)，输出切换电路400-1将
输出放大电路703的第1输出级(M1A、 M2A)的输出节点2A 及输出放大电路704的第l输出级(M1B、 M2B)的输出节点2B;和
输出放大电路703的第2输出级(M3A、 M4A)的输出节点3A 及输出放大电路704的第2输出级(M3B、 M4B)的输出节点3B
之间的连接切换控制为直接连接或交叉连接。
43具体而言，输出切换电路400-1具有节点2A和节点3A、 3B之 间的开关SW41、SW42;以及节点2B和节点3A、3B之间的开关SW44、 SW43。在开关SW41、 SW43接通时，节点2A和3A连接，节点2B 和3B连接(直接连接)，在开关SW42、 SW44接通时，节点2A和 3B连接，节点2B和3A连接(交叉连接)。
参照图7 (B)，输出切换电路400-2将
输出放大电路703的差动级IOOA的第1输出4A及输出放大电路 704的差动级100B的第1输出4B;和
输出放大电路703的第2输出级(M3A、 M4A)的M3A的栅极 节点5A及输出放大电路704的第2输出级(M3B、 M4B)的M3B的 栅极节点5B
之间的连接切换控制为直接连接或交叉连接。
具体而言，输出切换电路400-2具有节点4A和节点5A、 5B之 间的开关SW51、SW52;以及节点4B和节点5A、5B之间的开关SW54、 SW53。在开关SW51、 SW53接通时，节点4A和5A连接，节点4B 和5B连接(直接连接)，在开关SW52、 SW54接通时，节点4A和 5B连接，节点4B和5A连接(交叉连接)。
参照图7 (D)，输出切换电路400-3将
输出放大电路703的差动级100A的第2输出6A及输出放大电路 704的差动级100B的第2输出6B;和
输出放大电路703的第2输出级(M3A、 M4A)的M4A的栅极 节点7A及输出放大电路704的第2输出级(M3B、 M4B)的M4B的 栅极节点7B
之间的连接切换控制为直接连接或交叉连接。
具体而言，输出切换电路400-3具有节点6A和节点7A、 7B之间的开关SW61、SW62;以及节点6B和节点7A、7B之间的开关SW64、 SW63。在开关SW61、 SW63接通时，节点6A和7A连接，节点6B 和7B连接(直接连接)，在开关SW62、 SW64接通时，节点6A和 7B连接，节点6B和7A连接(交叉连接)。
在输出切换电路400-1、 400-2、 400-3直接连接时，与输出放大电 路703的输出节点3A连接的负荷卯A由输入正极信号Vinl的输出放 大电路703驱动，与输出放大电路704的输出节点3B连接的负荷90B 由输入负极信号Vin2的输出放大电路704驱动。
在输出切换电路400-1、 400-2、 400-3交叉连接时，与输出放大电 路703的输出节点3A连接的负荷90A,由输出放大电路703的第2输 出级(M3A、 M4A)驱动，该输出放大电路703接收了输入负极信号 Vin2的输出放大电路704的差动级100B的输出，与输出放大电路704 的输出节点3B连接的负荷90B，由输出放大电路704的第2输出级 (M3B、 M4B)驱动，该输出放大电路704接收了输入正极信号Vinl 的输出放大电路703的差动级IOOA的输出。
在本实施例中，输出放大电路703的差动对IOOA、输出放大电路 704的差动级100B也可以是分别具有nMOS差动对和pMOS差动对这 两者的轨对轨(Rail-to-Rail)构造。并且，输出放大电路703的差动级 100A、输出放大电路704的差动级100B也可以是分别具有单极性的差 动对的构造。此时，输出放大电路703的差动级100A具有nMOS差动 对，输出放大电路704的差动级100B具有pMOS差动对。这样一来， 可使负荷90A、 90B轨对轨驱动(电源电压范围内的全范围驱动)。
图8是表示在图7中按每N个数据期间(N为1以上的整数)进 行极性反转时(极性反转是在VD、 VD (N+l)开始时进行)的各开 关的控制示例的图。在图8 (A)所示的例子中，图7的输出切换电路 400-1 400-3的开关SW41、 SW43、 SW51、 SW53、 SW61、 SW63在极性信号POL为高电平时，在各数据期间开始后的期间Tl中断开，
在期间T2中为接通状态(直接连接)。负荷90A、 90B分别在期间T2 中根据正极、负极信号Vinl、 Vin2驱动。
图7的输出切换电路400-1 400-3的开关SW42、 SW44、 SW52、 SW54、 SW62、 SW64在极性信号POL为高电平时，在各数据期间的 期间Tl、期间T2均为断开状态。
图7的输出切换电路400-1 400-3的开关SW42、 SW44、 SW52、 SW54、 SW62、 SW64在极性信号POL为低电平时，在各数据期间的 期间Tl中断开，在期间T2中为接通状态(交叉连接)。负荷90A、 90B分别在期间T2中根据负极、正极信号Vin2、 Vinl驱动。
图7的输出切换电路400-1 400-3的开关SW41、 SW43、 SW51、 SW53、 SW6K SW63在极性信号POL为低电平时，在各数据期间的 期间T1、期间T2均为断开状态。
输出放大电路703、 704的开关SW13A、 SW14A、 SW13B、 SW14B
和图6 (A)同样，在各数据期间的期间Tl中接通，在期间T2中断开。 这样一来，输出放大电路的第2输出级与极性反转无关，在各数据期 间的期间Tl中为非激活。
在图8 (B)所示的例子中，图7的输出切换电路400-l、 400-2、 400-3的开关SW41、 SW43、 SW51、 SW53、 SW61、 SW63在极性信 号POL从低电平切换为高电平的最初的数据期间(VD1)的期间Tl 中为断开状态，在期间T2中为接通状态。除此之外，在POL为高电 平的数据期间(VD2 VDN)中，输出切换电路400-1 400-3的开关 SW41、 SW43、 SW51、 SW53、 SW61、 SW63为接通状态。
图7的输出切换电路400-1、 400-2、 400-3的开关SW42、 SW44、SW52、 SW54、 SW62、 SW64,在POL为高电平的数据期间(VD1 VDN)，在期间T1、 T2均为断开状态。
图7的输出切换电路400-1、 400-2、 400-3的开关SW42、 SW44、 SW52、 SW54、 SW62、 SW64，在POL从高电平切换为低电平的最初 的数据期间(VD (N+l))的期间T1中断开，在期间T2中接通。除 此之外，在POL为低电平的数据期间，输出切换电路400-1、 400-2、 400-3的开关SW42、 SW44、 SW52、 SW54、 SW62、 SW64接通。
图7的输出切换电路400-1、 400-2、 400-3的开关SW41、 SW43、 SW51、 SW53、 SW61、 SW63，在POL为低电平的数据期间，在期间 Tl、 T2均为断开状态。
输出放大电路703的开关SW13A、 SW14A和输出放大电路704 的开关SW13B、 SW14B，在极性反转后的最初的数据期间(VD1、 VD (N+l))的期间T1中接通，在期间T2中断开，在除此之外的数据 期间中为断开状态。在图8 (B)中，和图6 (B)同样，在驱动电压的 极性与前一个数据期间相同的数据期间，数据线负荷90A、 90B从第l 期间开始由激活状态的第2输出级(M3、 M4)高速驱动。因此适用于 大画面(大容量负荷)驱动及速度加倍(120Hz)驱动等。
(实施例7)
图9是表示图2 (A)的输出放大电路、图5的输出放大电路701、 702、图7的输出放大电路703、 704的构造的一例的图。本实施例为 轨对轨放大器构造，差动级100-1具有折叠型的共源共栅电流镜(Folded cascode current mirror)和浮动电流源。差动级100-1参照专利文献4 (日本特开平6-326529号公报)的图1的记载。
差动级100-1具有nMOS晶体管M13 (电流源)，源极与VSS 连接，栅极接收偏压BN1; nMOS晶体管Mll、 M12 (nMOS差动对)，共同连接的源极与nMOS晶体管M13的漏极连接；pMOS晶体管M23 (电流源)，源极与VDD连接，栅极接收偏压BP1;以及pMOS晶体 管M21、 M22 (pMOS差动对)，共同连接的源极与pMOS晶体管M23 的漏极连接，其中，晶体管Mll、 M21的栅极与输入端子l共同连接， 晶体管M12、 M22的栅极与第l输出级110的输出节点2共同连接。
具有pMOS晶体管M14、 M15,源极与电源VDD连接，栅极共 同连接；和pMOS晶体管M16、 M17，源极分别与pMOS晶体管M14、 M15的漏极连接，栅极共同连接而接收偏压BP2，其中，晶体管MH 的漏极与晶体管M14、M15的共同栅极连接，nMOS差动对晶体管M11、 M12的漏极分别与pMOS晶体管M14、 M15的漏极连接。pMOS晶体 管M14、 M15、 M16、 M17构成第1共源共栅电流镜。
具有nMOS晶体管M24、 M25，源极与电源VSS连接，栅极共 同连接；和nMOS晶体管M26、 M27，源极分别与nMOS晶体管M24、 M25的漏极连接，栅极共同连接而接收偏压BN2，其中，晶体管M27 的漏极与晶体管M24、M25的共同栅极连接，pMOS差动对晶体管M21、 M22的漏极分别与nMOS晶体管M25、 M24的漏极连接。nMOS晶体 管M24、 M25、 M26、 M27构成第2共源共栅电流镜。
并具有pMOS晶体管M31、 nMOS晶体管M32 (浮动电流源)， 连接在pMOS晶体管M17的漏极和nMOS晶体管M27的漏极之间， 栅极分别接收偏压BP3、 BN3;和
pMOS晶体管M33、 nMOS晶体管M34 (浮动电流源)，连接在 pMOS晶体管M16的漏极和nMOS晶体管M26的漏极之间，栅极分别 接收偏压BP4、 BN4。
将pMOS晶体管M16的漏极作为差动级100-1的第l输出节点4， 将nMOS晶体管M26的漏极作为差动级100-1的第2输出节点6。差 动级100-1中，第1及第2输出4、 6在输入电压Vin的电压变化时，分别向与输入电压Vin的电压变化相反的方向作用。
第1输出级110由pMOS晶体管Ml和nMOS晶体管M2构成。 第2输出级120由pMOS晶体管M3和nMOS晶体管M4构成。在第1 输出级110的输出节点2和pMOS晶体管M16的源极(也是nMOS差 动对的输出)、nMOS晶体管M26的源极(也是pMOS差动对的输出) 之间，分别连接电容(相位补偿电容)Cl、 C2。电容Cl、 C2对第1 输出级110及第2输出级120分别进行相位补偿作用。
第l输出级110的输出节点2和第2输出级120的输出节点3之 间的开关SW10由CMOS传输门构成，控制信号Sl输入到nMOS晶 体管的栅极，控制信号Sl的互补信号S1B输入到pMOS晶体管，并且 在Sl为高电平时导通(ON)。信号Sl、 S1B由控制信号产生电路500 生成，是控制开关SW10 SW14的控制信号。
差动级100-1的第1输出4和第2输出级120的晶体管M3的栅极 5之间的开关SW11由pMOS晶体管构成，控制信号S1B连接到栅极。
差动级100-1的第2输出6和第2输出级120的晶体管M4的栅极 7之间的开关SW12由nMOS晶体管构成，控制信号Sl连接到栅极。
图9中的开关SW10、 SWll、 SW12、 SW13、 SW14的导通/截止 (ON/OFF)控制如与图2 (A)的输出放大电路对应的图2 (B)、与 图5的输出放大电路701、 702对应的图6 (A)和(B)、与图7的输 出放大电路703、 704对应的图8 (A)和(B)所示，因此省略其说明。
(实施例8)
图10是表示本发明的第8实施例的构造的图。图10中表示了图 2 (A)的输出放大电路、图5的输出放大电路701和702、图7的输 出放大电路703和704的构造示例，是轨对轨放大器构造。对于差动级100-2，参照专利文献5 (日本特开2005-124120号公报)的图1 (A) 及其说明。
参照图10，差动级100-2具有nMOS晶体管M13 (电流源)， 源极与VSS连接，栅极接收偏压BN1; nMOS晶体管Mll、M12(nMOS 差动对)，共同连接的源极与nMOS晶体管M13的漏极连接；以及pMOS 晶体管M14、 M15 (负荷电路)，源极与电源VDD连接，栅极共同连 接，漏极与nMOS晶体管M12、 Mll的漏极连接，其中，pMOS晶体 管M14的漏极和栅极连接。pMOS晶体管14、 M15构成电流镜，形成 有源负荷电路。该差动放大器也称为"N输入差动放大器"。
具有pMOS晶体管M23 (电流源)，源极与VDD连接，栅极接 收偏压BP1; pMOS晶体管M21、 M22 (pMOS差动对)，共同连接的 源极与pMOS晶体管M23的漏极连接；以及nMOS晶体管M24、 M25 (负荷电路)，源极与电源VSS连接，栅极共同连接，漏极与pMOS 晶体管M22、 M21的漏极连接，其中，nMOS晶体管M24的漏极和栅 极连接。nMOS晶体管24、 M25构成电流镜，形成有源负荷电路。该 差动放大器也称为"P输入差动放大器"。
晶体管Mll、 M12的栅极与输入端子1共同连接，晶体管M12、 M22的栅极与第1输出级110的输出节点2共同连接。
进一步具有pMOS晶体管M41，源极与电源VDD连接，漏极与 pMOS晶体管M15的漏极(nMOS差动对的输出)连接，栅极接收偏 压BP2; nMOS晶体管M42，源极与电源VSS连接，漏极与nMOS晶 体管M25的漏极(pMOS差动对的输出)连接，栅极接收偏压BN2; 以及pMOS晶体管M43、 nMOS晶体管M44 (浮动电流源)，连接在 pMOS晶体管M41的漏极和nMOS晶体管M42的漏极之间，栅极分别 接收偏压BP3、 BN3。将具有电路(M41 M44)的输出电路称为AB 级输出电路。
50将pMOS晶体管M41的漏极作为差动级100-2的第l输出节点4， 将riMOS晶体管M42的漏极作为差动级100-2的第2输出节点6。差 动级100-2的第l及第2输出节点4、 6分别是nMOS差动对(Mll、 M12)的输出及pMOS差动对(M21、 M22)的输出。并且，差动级 100-2中，第1及第2输出4、 6在输入电压Vin的电压变化时，分别 向与输入电压Vin的电压变化相反的方向作用。
第1输出级110由pMOS晶体管Ml和nMOS晶体管M2构成。 第2输出级120由pMOS晶体管M3和nMOS晶体管M4构成。在第1 输出级110的输出节点2和差动级100-2的第l及第2输出4、6之间， 分别连接有电容C3、 C4。电容C3、 C4分别对第l输出级110及第2 输出级120进行相位补偿作用。
第1输出级110的输出2和第2输出级120的输出3之间的开关 SW10由CMOS传输门构成，控制信号Sl输入到nMOS晶体管的栅极， 控制信号Sl的互补信号S1B输入到pMOS晶体管，并且在Sl为高电 平时导通。信号S1、 S1B由控制信号产生电路500生成，是控制开关 SW10 SW14的控制信号。
差动级100-2的第1输出4和第2输出级120的差动级的晶体管 M3的栅极5之间的开关SW11由pMOS晶体管构成，控制信号S1B 连接到栅极。
差动级100-1的第2输出6和第2输出级120的晶体管M4的栅极 7之间的开关SW12由nMOS晶体管构成，控制信号Sl连接到栅极。
在图10中，开关SWIO、 SWU、 SW12、 SW13、 SW14的导通/ 截止控制如与图2 (A)的输出放大电路对应的图2 (B)、与图5的输 出放大电路701、 702对应的图6(A)和(B)、与图7的输出放大电路703、 704对应的图8 (A)和(B)所示，因此省略其说明。
根据图9及图10的本实施例(实施例7及8)，在输入信号电压 Vin在从VSS到Vgsl (Mil或M12的栅极-源极间电压)十Vdsl (电 流源晶体管M13的饱和区域的漏极-源极间电压)之间的VSS —侧的 第1电压范围内，pMOS晶体管M21、 M22的差动对动作，在输入信 号电压Vin在VDD-Vgs2 (M21或M22的栅极-源极间电压)十Vds2 (电流源晶体管M23的饱和区域的漏极-源极间电压)之间的VDD — 侧的第2电压范围内，nMOS晶体管M11、M22的差动对动作，在第1、 第2电压范围之间，nMOS晶体管Mll、 M12的差动对、pMOS晶体 管M21、 M22的差动对动作，可对应于电源端子VDD到接地端子VSS 之间的输入电压。
(实施例9)
图11是表示本发明的第9实施例的构造的图。图11表示图7的 输出放大电路703的构造示例。参照图11，在本实施例的差动级100-3 中，去除了图10中的pMOS差动对(M21、 M22)、电流源(M23)、 负荷(M24、 M25)、电容C4，是单极性的构造。即，差动级100-3 具有nMOS电流源M13、 nMOS差动对(Mll、 M12) 、 pMOS负荷电 路(M14、 M15),并具有pM0S晶体管M41，连接在电源端子VDD 和差动对的输出4A之间，以预定的电压BP2偏置；浮动电流源(M43、 M44)， 一端与nMOS差动对的输出4A连接；以及nMOS晶体管M42， 连接在浮动电流源(M43、 M44)的另一端和电源端子VSS之间，以 预定电压BN2偏置，其中，浮动电流源(M43、 M44)的一端和另一 端分别作为差动级100-3的第1输出(4A)及第2输出(6A)。并且， 在第l输出级110的输出节点2A和差动级100-3的第1输出4A之间， 连接有电容C3。
第l输出级110由pMOS晶体管MlA和nMOS晶体管M2A构成。 第2输出级120由pMOS晶体管M3A和nMOS晶体管M4A构成。第2输出级120的晶体管M4的栅极7A和电源VSS之间的开关SW14由 nMOS晶体管构成，控制信号S2连接到栅极。晶体管M3A的栅极5A 和电源VDD之间的开关SW13由pMOS晶体管构成，控制信号S2的 互补信号S2B连接到栅极。信号S2、 S2B由控制信号产生电路500生 成。
在图11中，如图7所示，第1输出级110的输出节点2A、差动 级100-3的第l输出4A及第2输出6A，通过第l至第3切换电路400-l 400-3，与输出放大电路703的第2输出级的输出节点3A、第2输出级 的晶体管M3A和M4A的栅极5A和7A直接连接，或者与输出放大电 路704的第2输出级的输出节点3B、第2输出级的晶体管M3B和M4B 的栅极5B和7B交叉连接。第1至第3切换电路400-1 400-3也根据 由控制信号产生电路50生成的控制信号(与S2、S2B不同的控制信号) 控制。
在图7的构造中，在进行轨对轨驱动时，作为输出放大电路703， 使用图11的构造。作为图7的输出放大电路704，将图11的nMOS 差动级作为pMOS差动级。g卩，作为输出放大电路704，去除了图10 中的nMOS差动级(Mll、 M12)、电流源(M13)、负荷电路(M14、 M15)及电容C3。
(实施例10)
图12是表示本发明的第IO实施例的构造的图。图12表示具有单 极性的差动对、充电元件及放电元件由同一导电型晶体管构成的第1 输出级110及第2输出级120的输出放大电路。图12的实施例是图7 的输出放大电路703的构造例，和图11不同。
参照图12，差动级100-4具有nMOS电流源M13、 nMOS差动对 (Mll、 M12) 、 pMOS负荷电路(M14、 M15)，并具有pMOS晶 体管M51，源极与电源端子VDD连接，栅极与nMOS差动对的输出4A连接；和nMOS晶体管M52，连接在pMOS晶体管M51的漏极和 电源端子VSS之间，以预定的电压BN5偏置，其中，nMOS差动对的 输出4A及晶体管M51、M52的连接点分别作为差动级100-4的第1输 出(4A)及第2输出(6A)。差动级100-4中，第1输出4A在输入 电压Vin的电压变化时，向与输入电压Vin的电压变化相反的方向作 用，差动级100-4的第2输出6A向与输入电压Vin的电压变化相同的 方向作用。并且，在第1输出级110的输出节点2A和差动级100-4的 第1输出4A之间连接有电容C5。
第1输出级110由pMOS晶体管M11A、 M12A构成。第2输出 级120由pMOS晶体管M13A、 M14A构成。
在第2输出级120的晶体管M13A的节点5A和电源VDD之间连 接有开关SW13A，在晶体管M14A的栅极7A和第2输出级120的输 出节点3A之间连接有开关SW14CA，开关SW13A和开关SW14CA分 别由pMOS晶体管构成，控制信号S2B分别连接到栅极。信号S2B由 控制信号产生电路500生成。
在图12中，如图7所示，第1输出级110的输出节点2A、差动 级100-4的第l输出4A及第2输出6A，通过第l至第3切换电路400-l 400-3，与输出放大电路703的第2输出级的输出节点3A、第2输出级 的晶体管M13A和M14A的栅极5A和7A直接连接，或与输出放大电 路704的第2输出级的输出节点3B、第2输出级的晶体管M13B和 M14B的栅极5B和7B交叉连接。
第l至第3切换电路400-l 400-3也根据由控制信号产生电路500 生成的控制信号(与S2B不同的控制信号)控制。
在图7的构造中，在进行轨对轨驱动时，作为输出放大电路703， 使用图12的构造。作为图7的输出放大电路704，将图12的nMOS差动级作为pMOS差动级。g卩，使用由相反导电型的晶体管构成图12
构造中的输出放大电路703的输出放大电路704。
根据图11及图12的实施例(实施例9及10)，由于差动级100 是nMOS差动级，因此在输入信号电压在Vin从VSS到Vgsl (Mil 或M12的栅极-源极间电压)+Vdsl (电流源晶体管M13的饱和区域 下的漏极-源极间电压)之间的第1电压范围内时，输出放大电路无法 正常动作。但是，差动对100与pMOS差动级的输出放大电路组合， 分别作为图7的输出放大电路703、 704进行驱动，从而可进行轨对轨 驱动。
(实施例11)
图13是表示具有上述输出放大电路的数据驱动器的构造的图，用 框图表示数据驱动器的重要部分。
参照图13，该数据驱动器具有锁存地址选择器801、锁存器802、 电平移位器803、参照电压产生电路804、正极解码器807、负极解码 器808、输入来自正极解码器807的正极信号和来自负极解码器808的 负极信号的输出电路809、控制信号产生电路500以及由输出电路809 驱动的负荷(数据线)90A、 90B。输出电路809具有参照图5说明的 输入切换电路300和输出放大电路701、 702，或具有参照图7说明的 输出放大电路703、 704。
锁存地址选择器801根据时钟信号CLK决定数据锁存的时序。锁 存器802根据锁存地址选择器801决定的时序，锁存图像数字数据， 根据信号LSTB的时序，经由电平移位器803将数据同时输出到解码器 (正极解码器、负极解码器)。锁存地址选择器801及锁存器802是 逻辑电路， 一般由低压(0V 3.3V)构成。
参照电压产生电路804具有正极参照电压产生电路805及负极参
55照电压产生电路806。向正极解码器807提供正极参照电压产生电路 805的参照电压，正极解码器807选择和所输入的数据对应的参照电压， 作为正极参照电压(图5或图7的Vinl)而输出。向负极解码器808 提供负极参照电压产生电路806的参照电压，负极解码器808选择和 所输入的数据对应的参照电压，作为负极参照电压(图5或图7的Vin2) 而输出。输出电路809的各输出放大电路(图5的701、 702，或图7 的703、 704)输入分别从正极解码器807及负极解码器808输出的参 照电压，并进行运算放大而提供输出电压。如参照图5或图7所进行 的说明，输出电路809具有输出放大电路701、702或输出放大电路703、 704，将与来自正极解码器807、负极解码器808的正极信号电压、负 极信号电压对应的输出信号直接输出到负荷90A、负荷90B，或者将与 来自正极解码器807、负极解码器808的正极信号电压、负极信号电压 对应的输出信号交叉输出到负荷90A、负荷90B。
控制信号产生电路500在多个输出电路809中共同设置，产生和 信号HSTB的时序对应的多个控制信号。根据来自控制信号产生电路 500的多个控制信号，进行图5的输出放大电路701、 702和输入切换 电路300，或图7的输出放大电路703、 704中的连接方式的切换。另 外，信号HSTB通常与输入到锁存器802的信号LSTB对应。
在图13的数据驱动器中，输出放大电路809和负荷(数据线)之 间未设置输出开关，对于大容量数据线负荷也可实现高速驱动及降低 耗电、发热。
(实施例12)
图19是表示本发明的第12实施例的构造的图。本实施例是实现 和图4 (A) 、 (B)的第4实施例相同的作用的输出放大电路。根据 图4 (A) 、 (B)，在期间Tl中，第1输出级IIO作为将相位补偿电 容等内部元件驱动为和输入电压Vin对应的状态的副放大器而发挥作 用，第2输出级120为非激活。在期间T2中，第2输出级120作为实质上驱动负荷的主放大器而发挥作用，第1输出级110为非激活。
在本实施例中，图19 (A)的输出放大电路的构造是图1 (A)
的第1输出级110的输出节点2和第2输出级120的输出节点3之间 的开关SW10被去除，在差动级100的反转输入(2)和第1输出级100 的输出节点2及第2输出级120的输出节点3之间，分别插入有开关 SW10-1、 SW10-2。
从图19 (B)可知，开关SW10-2进行和图1的开关SW10同样的 接通/断开控制，开关SW10-1进行和开关SW10-2相反的接通/断开控 制。即，在期间T1中，第l输出级110的输出节点2反馈连接到差动 级100的反转输入(20)，第1输出级110作为将相位补偿电容等内 部元件驱动为和输入电压Vin对应的状态的副放大器而发挥作用。此 外，第2输出级120为非激活。在期间T2中，第2输出级120的输出 节点3反馈连接到差动级100的反转输入(20)，第2输出级120作 为实质上驱动负荷的主放大器而发挥作用。此时，第1输出级110的 输出节点2与差动级IOO的反转输入(20)切断，对负荷90的驱动没 有贡献，第1输出级IIO实际上等于非激活。
此外，从开关SW10到开关SW10-1、 SW10-2的变更可适用于本 发明的所有输出放大电路，能够实现和图4 (A) 、 (B)同样的效果。 并且，此时相位补偿电容被连接成对第l及第2输出级110、 120这两 者进行相位补偿作用。具体而言，在例如图9及图10的情况下，在差 动对的反转输入(晶体管M12、 M22的共同栅极)和第1输出级110 的输出节点2之间插入开关SW10-1，电容(Cl、 C2、 C3、 C4)的第 1端子从输出节点2向差动对的反转输入一侧变更连接。
此外，上述专利文献1至5的各公开内容引用到本说明书中。在 本发明的全部公开内容(包括权利要求的范围)的范围内，可进一步 根据其基本技术思想进行实施方式及实施例的变更、调整。并且，在本发明的权利要求范围内，可进行各种公开要素的多种组合及选择。 艮P，本发明当然包括包含权利要求范围在内的所有公开内容及本领域 技术人员可根据其技术思想获得的各种变形、修改。
权利要求
1.一种输出放大电路，其特征在于，具有差动级；第1输出级，接收上述差动级的第1输出及第2输出；第2输出级，其输出连接到驱动对象的负荷；以及连接控制电路，上述差动级从其非反转输入接收输入信号，上述连接控制电路切换第1连接方式和第2连接方式，上述第1连接方式是如下方式使上述差动级的第1输出及第2输出和上述第2输出级的第1输入及第2输入之间为非导通状态，且使上述第1输出级的输出和上述第2输出级的输出之间为非导通状态，且使上述第1输出级的输出和上述差动级的输入对的反转输入之间为导通状态，上述第2连接方式是如下方式使上述差动级的第1输出及第2输出和上述第2输出级的第1输入及第2输入之间为导通状态，且使上述第1输出级及上述第2输出级中的至少上述第2输出级的输出和上述差动级的反转输入之间为导通状态。
2. 根据权利要求l所述的输出放大电路，其特征在于， 上述连接控制电路，在上述第1连接方式下，使上述第2输出级为非激活状态，在上述第2连接方式下，使上述第2输出级为激活状 态。
3. 根据权利要求l所述的输出放大电路，其特征在于， 接收上述输入信号并驱动上述负荷的一个数据期间包括始于上述一个数据期间的开始时刻的第1期间；和上述第1期间之后的第2期间，在上述第l期间，处于上述第l连接方式，在上述第2期间，处于上述第2连接方式。
4. 根据权利要求1所述的输出放大电路，其特征在于，在上述第1连接方式下，上述差动级的上述反转输入与上述第1输出级的输出连接，在上述第2连接方式下，上述第1输出级的输出和上述第2输出级的输出之间为导通状态，上述第1输出级的输出和上述第2输出级的输出共同连接到上述差动级的上述反转输入。
5. 根据权利要求1所述的输出放大电路，其特征在于，在上述第1连接方式下，上述差动级的上述反转输入和上述第1输出级的输出之间为导通状态，上述差动级的上述反转输入和上述第2输出级的输出之间为非导通状态，在上述第2连接方式下，上述差动级的上述反转输入和上述第2输出级的输出之间为导通状态，上述差动级的上述反转输入和上述第1输出级的输出之间为非导通状态。
6. 根据权利要求1所述的输出放大电路，其特征在于，上述连接控制电路具有第1开关及第2开关，分别连接在上述差动级的上述第1输出及第2输出与上述第2输出级的上述第l输入及第2输入之间；和第3开关，连接在上述第1输出级的输出与上述第2输出级的输出之间。
7. 根据权利要求6所述的输出放大电路，其特征在于，在上述第1连接方式下，上述第1至第3开关均为断开状态，在上述第2连接方式下，上述第l至第3开关均为接通状态。
8. 根据权利要求5所述的输出放大电路，其特征在于，上述连接控制电路具有第1开关及第2开关，分别连接在上述差动级的第1输出及第2输出与上述第2输出级的第1输入及第2输入之间；第3开关，连接在上述第1输出级的输出与上述差动级的上述反转输入之间；以及第4开关，连接在上述第2输出级的输出与上述差动级的上述反转输入之间。
9. 根据权利要求8所述的输出放大电路，其特征在于，在上述第1连接方式下，上述第1、第2、第4开关均为断开状态，上述第3开关为接通状态，在上述第2连接方式下，上述第1、第2、第4开关均为接通状态，上述第3开关为断开状态。
10. 根据权利要1所述的输出放大电路，其特征在于，上述第1输出级具有第1晶体管及第2晶体管，该第1晶体管及第2晶体管在提供第1电源电位的第1电源端子和提供第2电源电位的第2电源端子之间串联连接，上述第1晶体管及第2晶体管的控制端子，形成上述第1输出级的第1输入及第2输入，并且分别与上述差动级的第1输出及第2输出连接，上述第2输出级具有第3晶体管及第4晶体管，该第3晶体管及第4晶体管在上述第1电源端子和上述第2电源端子之间串联连接，上述第3晶体管及第4晶体管的控制端子形成上述第2输出级的第l输入及第2输入，上述第1晶体管及第2晶体管的连接点形成上述第1输出级的输出节点，上述第3晶体管及第4晶体管的连接点形成上述第2输出级的输出节点，上述连接控制电路具有第1开关，连接在上述第1晶体管的控制端子和上述第3晶体管的控制端子之间；第2开关，连接在上述第2晶体管的控制端子和上述第4晶体管的控制端子之间；第3开关，连接在上述第1输出级的输出节点和上述第2输出级的输出节点之间；第4开关，连接在上述第3晶体管的控制端子与如下电源端子之间该电源端子是上述第1电源端子及第2电源端子中通过向上述第3晶体管的控制端子施加电压而使上述第3晶体管成为截止状态的电源端子；以及第5开关，连接在上述第4晶体管的控制端子与如下电源端子之间该电源端子是上述第1电源端子及第2电源端子中通过向上述第4晶体管的控制端子施加电压而使上述第4晶体管成为截止状态的电源端子。
11.根据权利要1所述的输出放大电路，其特征在于，上述第1输出级具有第1晶体管及第2晶体管，该第1晶体管及第2晶体管在提供第1电源电位的第1电源端子和提供第2电源电位的第2电源端子之间串联连接，上述第1晶体管及第2晶体管的控制端子，形成上述第1输出级的第1输入及第2输入，并且分别与上述差动级的第1输出及第2输出连接，上述第2输出级具有第3晶体管及第4晶体管，该第3晶体管及第4晶体管在上述第1电源端子和上述第2电源端子之间串联连接，上述第3晶体管及第4晶体管的控制端子形成上述第2输出级的第l输入及第2输入，上述第1晶体管及第2晶体管的连接点形成上述第1输出级的输出节点，上述第3晶体管及第4晶体管的连接点形成上述第2输出级的输出节点，上述连接控制电路具有第1开关，连接在上述第1晶体管的控制端子和上述第3晶体管的控制端子之间；第2开关，连接在上述第2晶体管的控制端子和上述第4晶体管的控制端子之间；第3开关，连接在上述第1输出级的输出节点和上述第2输出级的输出节点之间；第4开关，连接在上述第3晶体管的控制端子与如下电源端子之间该电源端子是上述第1电源端子及第2电源端子中通过向上述第3晶体管的控制端子施加电压而使上述第3晶体管成为截止状态的电源端子；以及第5开关，连接在与上述第4晶体管的上述第2输出级的输出节点连接的第1端子和上述第4晶体管的控制端子之间。
12. 根据权利要求IO所述的输出放大电路，其特征在于，在上述第1连接方式下，上述第1至第3开关均为断开状态，且上述第4及第5开关均为接通状态，在上述第2连接方式下，上述第1至第3开关均为接通状态，且上述第4及第5开关均为断开状态。
13. 根据权利要求IO所述的输出放大电路，其特征在于，上述第1输出级的上述第1晶体管及第2晶体管的尺寸为上述第2输出级的上述第3晶体管及第4晶体管的尺寸以下。
14. 根据权利要求1所述的输出放大电路，其特征在于，在上述第2连接方式下，上述连接控制电路使上述第1输出级成为非激活状态。
15. 根据权利要求IO所述的输出放大电路，其特征在于，上述连接控制电路具有第6开关，连接在上述第1晶体管的控制端子和上述差动级的第l输出之间；第7开关，连接在上述第1晶体管的控制端子与如下电源端子之间该电源端子是上述第1电源端子及第2电源端子中通过向上述第1晶体管的控制端子施加电压而使上述第1晶体管成为截止状态的电源端子；第8开关，连接在上述第2晶体管的控制端子和上述差动级的第2输出之间；以及第9开关，连接在上述第2晶体管的控制端子与如下电源端子之间该电源端子是上述第1电源端子及第2电源端子中通过向上述第2晶体管的控制端子施加电压而使上述第2晶体管成为截止状态的电源端子。
16. 根据权利要求15所述的输出放大电路，其特征在于，在上述第l连接方式下，上述第6及第8开关为接通状态，且上述第7及第9开关为断开状态，在上述第2连接方式下，上述第6及第8开关为断开状态，且上述第7及第9开关为接通状态。
17. 根据权利要求1所述的输出放大电路，其特征在于，在上述差动级中，具有第1导电型的第1差动对、向上述第1差动对提供驱动电流的第1电流源、第2导电型的第2差动对及向上述第2差动对提供驱动电流的第2电流源，上述第1差动对及第2差动对的非反转输入之间连接，上述第1差动对及第2差动对的反转输入之间连接，并具有第1共源共栅电流镜电路，与上述第1差动对的输出对连接；第1浮动电流源及第2浮动电流源， 一端分别连接到上述第1共源共栅电流镜电路的第l端子及第2端子；以及第2共源共栅电流镜电路，第1及第2端子分别连接到上述第1浮动电流源及第2浮动电流源的另一端，该第2共源共栅电流镜电路与上述第2差动对的输出对连接，上述第1共源共栅电流镜电路及第2共源共栅电流镜电路的上述第l端子作为上述差动级的第l输出及第2输出。
18. 根据权利要求1所述的输出放大电路，其特征在于，在上述差动级中，具有第1导电型的第1差动对、向上述第1差动对提供驱动电流的第1电流源、第2导电型的第2差动对及向上述第2差动对提供驱动电流的第2电流源，上述第1差动对及第2差动对的非反转输入之间连接，上述第1差动对及第2差动对的反转输入之间连接，并具有第2导电型的晶体管，连接在上述第1电源端子和上述第l差动对的输出之间，以预定的电压偏置；浮动电流源，连接在上述第1差动对的输出和上述第2差动对的输出之间；以及第1导电型的晶体管，连接在上述第2电源端子和上述第2差动对的输出之间，以预定的电压偏置，上述第1差动对的输出和上述第2差动对的输出作为上述差动级的第l输出及第2输出。
19. 根据权利要求1所述的输出放大电路，其特征在于，上述差动级具有差动对，由电流源驱动，在输出对连接有负荷电路；晶体管，连接在上述第1电源端子和上述差动对的输出之间，以预定的电压偏置；浮动电流源，其一端连接到上述差动对的输出；以及其他晶体管，连接在上述浮动电流源的另一端和上述第2电源端子之间，以预定的电压偏置，上述浮动电流源的一端和另一端作为上述差动级的第1输出及第2输出。
20. 根据权利要求l所述的输出放大电路，其特征在于，上述第1输出级和上述第2输出级共用相位补偿电容。
21. —种输出放大电路，其特征在于，具有主放大器和副放大器，该主放大器和副放大器共用接收输入信号的差动电路，在上述主放大器的输出连接有驱动对象的负荷，在上述主放大器的输出断开、且上述副放大器的输出与上述负荷断开的状态下，由电压跟随构造的上述副放大器接收上述输入信号，接着，在上述主放大器的输出为接通的状态下，由电压跟随构造的上述主放大器及上述副放大器这两者或由电压跟随构造的上述主放大器单独接收上述输入信号，并驱动上述负荷。
22. —种输出电路，其特征在于，具有输入正极信号的第1输入端；输入负极信号的第2输入端；以及第l输出端及第2输出端，并具有输入切换电路，进行切换，以从第1输出端及第2输出端分别输出正极信号及负极信号，或从上述第1输出端及第2输出端分别输出负极信号及正极信号；和第1输出放大电路及第2输出放大电路，分别连接到上述输入切换电路的第1输出端及第2输出端，驱动第1负荷及第2负荷，上述第1输出放大电路及第2输出放大电路分别由权利要求1所述的输出放大电路构成。
23. 根据权利要求22所述的输出电路，其特征在于，上述第1输出放大电路及第2输出放大电路接收上述正极信号及负极信号并驱动上述第1负荷及第2负荷的负荷驱动期间，由多个数据期间构成，各上述数据期间的包括始于上述数据期间的开始时刻的第1期间；和上述第1期间之后的第2期间，上述第1输出放大电路及第2输出放大电路，分别在上述第1期间为上述第l连接方式，且上述第2输出级为非激活状态，在上述第2期间为上述第2连接方式，且上述第2输出级为激活状态。
24. 根据权利要求22所述的输出电路，其特征在于，接收上述正极信号及负极信号并驱动上述第1负荷及第2负荷的驱动期间包括以正极性及负极性分别驱动上述第1负荷及第2负荷的多个数据期间；和以负极性及正极性分别驱动上述第1负荷及第2负荷的多个数据期间，进行上述第1负荷及第2负荷的极性切换后的至少最初的数据期间包括始于上述最初的数据期间的开始时刻的第1期间；和上述第1期间之后的第2期间，上述第1输出放大电路及第2输出放大电路，分别在上述第1期间为上述第l连接方式，且上述第2输出级为非激活状态，在上述第2期间中为上述第2连接方式，且上述第2输出级为激活状态。
25. 根据权利要求24所述的输出电路，其特征在于，在上述第l及第2负荷的极性与前一个数据期间相同的数据期间，上述第1输出放大电路及第2输出放大电路分别为上述第2连接方式，且上述第2输出级为激活状态。
26. —种输出电路，其特征在于，具有第1输出放大电路，输入正极信号，驱动第1负荷或第2负荷；禾口第2输出放大电路，输入负极信号，当上述第l输出放大电路正极驱动上述第1负荷时，该第2输出放大电路负极驱动上述第2负荷，当上述第1输出放大电路正极驱动上述第2负荷时，该第2输出放大电路负极驱动上述第1负荷，上述第1输出放大电路及第2输出放大电路分别由权利要求1所述的输出放大电路构成，并具有切换电路，该切换电路，将上述第1输出放大电路的上述差动级的输出及上述第2输出放大电路的上述差动级的输出；与上述第1输出放大电路的上述第2输出级的输入及上述第2输出放大电路的上述第2输出级的输入之间的连接，切换为直接连接或交叉连接，该切换电路，将上述第1输出放大电路的上述第2输出级的输出及上述第2输出放大电路的上述第2输出级的输出；与上述第1输出放大电路的上述第1输出级的输出及上述第2输出放大电路的上述第1输出级的输入之间的连接，切换为直接连接或交叉连接。
27. —种数据驱动器，将显示装置的数据线作为负荷来驱动，上述显示装置具有在上述数据线和扫描线的交叉部包含像素开关和显示元件在内的单位像素，上述数据驱动器的特征在于，具有权利要求1所述的输出放大电路。
28. —种数据驱动器，将显示装置的第1数据线和第2数据线作为第1负荷、第2负荷来驱动，上述显示装置具有在数据线和扫描线的交叉部包含像素开关和显示元件在内的单位像素，上述数据驱动器的特征在于，具有权利要求22所述的输出电路，作为包括第l输出放大电路及第2输出放大电路的输出电路，该第1输出放大电路及第2输出放大电路输入来自正极解码器及负极解码器的正极信号及负极信号，并驱动上述第1负荷及第2负荷。
29. 根据权利要求27所述的数据驱动器，其特征在于，具有至少一个控制信号产生电路，该控制信号产生电路向多个上述输出放大电路提供对连接方式的切换进行控制的信号。
30. 根据权利要求28所述的数据驱动器，其特征在于，具有至少一个控制信号产生电路，该控制信号产生电路向多个上述输出电路提供对连接方式的切换进行控制的信号。
31. —种显示装置，其特征在于，具有多根数据线，在一个方向上彼此平行地延伸；多根扫描线，在与上述一个方向正交的方向上彼此平行地延伸；以及多个像素电极，在上述多根数据线和上述多根扫描线的交叉部配置成矩阵状，并具有多个晶体管，与上述多个像素电极中的每一个像素电极对应地，上述多个晶体管的漏极及源极中的一个连接到所对应的上述像素电极，上述漏极及源极中的另一个连接到所对应的上述数据线，栅极连接到所对应的上述扫描线，还具有栅极驱动器，向上述多根扫描线分别提供扫描信号；和数据驱动器，向上述多根数据线分别提供与输入数据对应的灰度信号，上述数据驱动器由权利要求27所述的上述数据驱动器构成。
全文摘要
提供一种输出放大电路及使用该电路的显示装置的数据驱动器，去除输出开关，实现减小面积和高速驱动。具有差动级；第1输出级，接收差动级的输出；以及第2输出级，其输出连接到负荷，上述差动级的第1输入接收输入信号，并且还具有切换第1连接方式和第2连接方式的单元，上述第1连接方式是如下方式使第1输出级的输出和第2输出级的输出之间为非导通状态，且使差动级的输出和第2输出级的输入之间为非导通状态，使差动级的第2输入和第1输出级的输出之间为导通状态，上述第2连接方式是如下方式使第1输出级的输出和第2输出级的输出之间为导通状态，且使差动级的输出和第2输出级的输入之间为导通状态。
文档编号G02F1/133GK101552841SQ200910133029
公开日2009年10月7日 申请日期2009年3月31日 优先权日2008年3月31日
发明者弘 土 申请人:恩益禧电子股份有限公司