专利名称：光学器件及其制造方法
技术领域：
本发明概念涉及光学器件和方法，更具体地，涉及用于实现光通信的光波导和光 耦合器、以及制造光波导和光耦合器的方法。
背景技术：
诸如光学纤维、光波导和光耦合器的光学器件在各种器件和系统中用于高速、低 功率通信。光学互连已经在半导体存储器件、模块和系统中用于实现大容量、高速和低功率 通信。在这些系统中，光学纤维能用于模块之间的通信。光学纤维能通过光耦合器耦合到 存储模块和存储器件，光信号能通过光波导在模块和存储器件内传输。由于小尺寸要求，存储模块、器件和系统中的光学互连通常要求将光波导和光耦 合器集成到半导体晶片中。常规地，集成的光波导和光耦合器形成在绝缘体上硅(SOI) 衬底上，绝缘体上硅衬底包括形成在单晶硅衬底或晶片上的绝缘材料层，诸如硅氧化物 (SiO2)。绝缘材料层用作波导的底包层。具有比下包层的折射率更大的折射率的波导芯材 料诸如非晶硅形成在下包层上。上包层诸如具有比芯层的折射率更低的折射率的材料层可 形成在芯层上和/或围绕芯层以完成波导包覆。上包层可以是另一硅氧化物层、多晶硅层、 或者折射率小于芯的另一材料。例如，在一些情况下，空气可用作上包层。其中形成常规器件的SOI晶片比常规半导体晶片昂贵很多。此外，由于常规的集 成光学器件形成在SOI衬底中，所以不能实现光学器件与其他电路诸如存储器件电路的完 全集成，因为这些器件通常不形成在SOI衬底上。结果，光学器件通常形成为在单独芯片上 和/或单独封装中的单独器件。这导致大尺寸和复杂的器件、模块和系统，还导致更高的相 关成本。随着对小尺寸、高速、低功率和省成本的存储器件、模块和系统的需求不断增大， 对能以更低成本制造，具有更小尺寸，能以高速和低功耗工作且能在单个芯片或晶片上与 其他电路有效集成的光学互连器件和系统的需求也在增大。
发明内容
本发明概念的一个特征在于提供一种集成到体半导体衬底中的光波导，其它电路 也集成在该体半导体衬底上。本发明概念的另一特征在于提供一种集成到体半导体衬底中的光耦合器，其它电 路也集成在该体半导体衬底上。本发明概念的另一特征在于提供一种具有集成的光互连器件诸如光波导和光耦 合器的集成半导体器件，诸如存储器件。本发明概念的另一特征在于提供一种具有光学互连系统的模块，诸如存储器模 块，该光学互连系统具有集成的光学互连器件，诸如光波导和光耦合器。本发明概念的另一特征在于提供一种光学互连系统，诸如用于存储器系统的光学 互连系统，其中在存储器模块上的存储器件包括集成的光学互连器件，诸如光波导和光耦O本发明概念的另一特征在于提供制造存储器件、存储器模块、存储器系统和互连 系统的方法，其中存储器模块上的存储器件包括集成的光学互连器件，诸如光波导和光耦
O根据一方面，本发明概念涉及一种光学器件，包括设置在半导体衬底中的沟槽、 设置在沟槽中的第一包层、以及设置在第一包层上方的至少一个芯区。在一实施方式中，半导体衬底包括体单晶硅，沟槽的侧壁基本垂直于半导体衬底 的表面。在一实施方式中，光学器件包括至少一个波导结构和至少一个光耦合器结构，芯 区的第一侧壁离沟槽的第一侧壁距离dl，芯区的第二侧壁离沟槽的第二侧壁距离d2。在一 实施方式中，距离dl和d2大于约0. 27 μ m，波导中的泄漏损失小于ldB/mm。在一实施方式 中，第一包层的顶表面低于半导体衬底的顶表面，距离dl和d2大于约0. 35 μ m,波导中的泄 漏损失小于ldB/mm。在一实施方式中，波导结构耦合到光耦合器结构，该光耦合器结构包括以下中的 至少一个设置在第一包层的一部分顶表面中的光栅、垂直光栅耦合器、光束方向改变器 件、光收发器和光-电转换器件；该光耦合器结构包括与该波导结构的顶表面基本共平面 地设置的顶表面。在一实施方式中，光学器件还包括反射元件，该反射元件是以下情况中的至少一 种邻近第一包层设置；和设置在第一包层中，该反射元件包括以下中的至少一种金属反 射器、布拉格反射器、分布式布拉格反射器、以及其中至少包括第一材料层和第二材料层且 第一和第二材料层都接触第三材料层的结构，该第三材料层具有不同于第一和第二材料层 的折射率。在一实施方式中，光学器件还包括第二包层，设置来覆盖芯区的顶表面和侧壁的 至少一部分。在一实施方式中，芯区包括有缺陷单晶硅、单晶硅、大晶粒多晶硅和晶化非晶硅中 的至少一种。根据另一方面，本发明概念涉及一种光学器件，包括设置在体单晶硅中的沟槽， 该沟槽的侧壁基本垂直于硅衬底的表面或者向外倾斜以使得在沟槽的表面处比在底部处 具有更大的沟槽宽度；设置在沟槽中的具有顶表面的第一包层，该顶表面是以下情况中的 一种与硅衬底的表面基本共平面、在硅衬底的表面之下、以及在硅衬底的表面之上；设置 于该第一包层上方的芯区，包括有缺陷单晶硅、单晶硅、大晶粒多晶硅和晶化非晶硅中的至 少一种，其中芯区设置来提供至少一个波导，该波导耦合到至少一个垂直光耦合器，该垂直 光耦合器的顶表面与该波导的顶表面基本共平面；以及第二包层，设置来覆盖该芯区的顶 表面和侧壁的至少一部分。根据另一方面，本发明概念涉及一种制造光学器件的方法，该方法包括在硅衬底 中形成沟槽；基本在沟槽内形成第一包层；以及在第一包层上形成芯区。在一实施方式中，第一包层由具有通式SixNyOz的电介质材料形成；第一包层的顶 表面与硅衬底的顶表面基本共平面或者低于硅衬底的顶表面；硅衬底包括体单晶硅。在一实施方式中，该方法还包括利用芯区形成至少一个波导和至少一个光耦合器。在一实施方式中，该方法还包括形成反射层，该反射层设置为以下情况之一在第 一包层之下、在第一包层之上、以及在第一包层内，该反射层设置得邻近以下中的至少一个 的至少一部分所述波导、所述光耦合器、以及将所述波导耦合到所述光耦合器的区域。在一实施方式中，该方法还包括形成第二包层，该第二包层覆盖芯区的顶表面和 侧表面的至少一部分。在一实施方式中，形成芯区还包括形成有缺陷单晶硅、单晶硅、大晶粒多晶硅、晶 化多晶硅和晶化非晶硅中的至少一种出层。在一实施方式中，该方法还包括形成具有基本垂直侧壁的沟槽，该基本垂直侧壁 与硅衬底的顶表面基本垂直。在一实施方式中，该方法还包括形成光耦合器以具有与波导的顶表面共平面的顶 表面。在一实施方式中，该方法还包括形成以下中的至少一种光栅、垂直光栅耦合器、 光-电转换器、电-光转换器和光收发器。在一实施方式中，形成反射层包括形成以下中的至少一种金属反射层、布拉格反 射器、分布式布拉格反射器、以及至少包括第一材料层和第二材料层且第一材料层和第二 材料层都形成为直接接触第三材料层的结构，该第三材料层具有不同于第一材料层和第二 材料层的折射率。根据另一方面，本发明概念涉及一种光波导。该光波导包括形成在硅衬底中的沟 槽、形成在沟槽中的第一包层和形成在第一包层上的芯区。在一实施方式中，硅衬底是体硅衬底。在一实施方式中，芯区的第一侧壁离沟槽的第一侧壁距离dl，芯区的第二侧壁离 沟槽的第二侧壁距离d2，芯区具有宽度w，宽度w是芯区的第一侧壁与第二侧壁之间的距 离，基于衬底引起的波导中的期望泄漏损失来选择距离dl和d2。在一实施方式中，如果距 离dl和d2都至少为0. 27 μ m，则因衬底导致的波导中的泄漏损失不大于ldB/mm。在一实施方式中，芯区的第一侧壁离与芯区相邻的第二芯区的第一侧壁距离d3， 芯区的第二侧壁离与芯区相邻的第三芯区的第一侧壁距离d4，基于相邻芯区引起的波导中 的期望泄漏损失来选择距离d3和d4。在一实施方式中，如果距离d3和d4中的较小者为至 少0. 35μπι，则因相邻芯区导致的波导中的泄漏损失不大于ldB/mm。在一实施方式中，第一包层的顶表面与硅衬底的顶表面持平。在一实施方式中，第 一包层的顶表面低于硅衬底的顶表面。在一实施方式中，光波导耦合到光耦合器。在一实施方式中，光耦合器是垂直光栅 耦合器。在一实施方式中，至少一部分反射元件设置在其中形成光耦合器和光波导中的至 少一个的区域中。在一实施方式中，反射元件位于第一包层中。在一实施方式中，光波导还包括覆盖芯区的顶表面和侧壁的第二包层。在一实施方式中，芯区包括通过多晶硅和非晶硅中的一个进行结晶而形成的有缺 陷单晶硅。在一实施方式中，芯区具有比第一包层大的折射率。根据另一方面，本发明概念涉及一种光耦合器。该光耦合器包括形成在硅衬底中的沟槽、形成在沟槽中的第一包层，形成在第一包层上的芯区和形成在芯区的表面中的光 栅。在一实施方式中，硅衬底是体硅衬底。在一实施方式中，第一包层的顶表面与硅衬底的顶表面持平。在一实施方式中，第 一包层的顶表面低于硅衬底的顶表面。在一实施方式中，光耦合器耦合到光波导。在一实施方式中，反射元件的至少一部 分设置在其中形成光耦合器和光波导中的至少一个的区域中。在一实施方式中，反射元件 位于第一包层中。在一实施方式中，光耦合器还包括覆盖芯区的顶表面和侧壁的第二包层。在一实施方式中，芯区包括通过多晶硅和非晶硅中的一个进行结晶而形成的有缺 陷的单晶硅。在一实施方式中，芯区具有比第一包层大的折射率。根据另一方面，本发明概念涉及一种光学器件。该光学器件包括形成在硅衬底中 的光波导和耦合到光波导的光耦合器。该光波导包括形成在硅衬底中的沟槽、形成在沟槽 中的第一包层和形成在底包层上的芯区。该光耦合器形成在该光波导的区域中。在一实施方式中，第一包层的顶表面与硅衬底的顶表面持平。在一实施方式中，第一包层的顶表面低于硅衬底的顶表面。在一实施方式中，光耦 合器包括形成在芯区中的光栅。在一实施方式中，光耦合器是垂直光栅耦合器。在一实施方式中，反射元件的至少一部分设置在其中形成光耦合器和光波导中的 至少一个的区域中。在一实施方式中，反射元件位于第一包层中。在一实施方式中，光学器件还包括覆盖芯区的顶表面和侧壁的第二包层。在一实施方式中，芯区包括通过多晶硅和非晶硅中的一个进行结晶而形成的有缺 陷的单晶硅。在一实施方式中，芯区具有比第一包层大的折射率。根据另一方面，本发明概念涉及一种光学器件。该光学器件包括形成在硅衬底中 的沟槽、形成在沟槽中的第一包层，形成在第一包层上的芯区和形成在芯区的表面中的光 栅。在一实施方式中，光学器件包括光波导，该光波导包括第一包层和芯区的至少一 部分。在一实施方式中，光学器件包括光耦合器，该光耦合器包括第一包层和芯区的至 少一部分。在一实施方式中，光耦合器包括形成在芯区中的光栅。在一实施方式中，光学器 件包括光波导，光波导包括第一包层和芯区的至少另一部分，光波导耦合到光耦合器。在一实施方式中，光学器件还包括转换单元，用于在光信号和电信号之间转换。在一实施方式中，光学器件还包括收发器，用于传输和接收光信号。在一实施方式中，第一包层的顶表面与硅衬底的顶表面持平。在一实施方式中，第 一包层的顶表面低于硅衬底的顶表面。在一实施方式中，反射元件位于第一包层中。在一实施方式中，光学器件还包括覆盖芯区的顶表面和侧壁的第二包层。
在一实施方式中，芯区包括通过多晶硅和非晶硅中的一个进行结晶而形成的有缺 陷的单晶硅。在一实 施方式中，芯区具有比第一包层大的折射率。根据另一方面，本发明概念涉及光波导的制造方法。根据该方法，沟槽形成在硅衬 底中。第一包层形成在沟槽中。芯区形成在第一包层上。在一实施方式中，硅衬底是体硅衬底。在一实施方式中，第一包层的顶表面与硅衬底的顶表面持平。在一实施方式中，第 一包层的顶表面低于硅衬底的顶表面。在一实施方式中，光波导耦合到光耦合器。在一实施方式中，反射元件的至少一部分设置在其中形成光耦合器和光波导中的 至少一个的区域中。在一实施方式中，反射元件位于第一包层中。在一实施方式中，该方法还包括形成覆盖芯区的顶表面和侧壁的第二包层。在一实施方式中，芯区包括通过多晶硅和非晶硅中的一个进行结晶而形成的有缺 陷的单晶硅。根据另一方面，本发明概念涉及光耦合器的制造方法。根据该方法，沟槽形成在硅 衬底中。第一包层形成在沟槽中。芯区形成在第一包层上。光栅形成在芯区的表面中。在一实施方式中，硅衬底是体硅衬底。在一实施方式中，第一包层的顶表面与硅衬底的顶表面持平。在一实施方式中，第 一包层的顶表面低于硅衬底的顶表面。在一实施方式中，光耦合器耦合到光波导。在一实施方式中，反射元件的至少一部 分形成在其中形成光耦合器和光波导中的至少一个的区域中。在一实施方式中，反射元件 形成在第一包层中。在一实施方式中，该方法还包括形成覆盖芯区的顶表面和侧壁的第二包层。在一实施方式中，芯区包括通过多晶硅和非晶硅中的一个进行结晶而形成的有缺 陷的单晶硅。根据另一方面，本发明概念涉及一种光学器件的制造方法。该方法包括在硅衬底 中形成光波导和将光耦合器耦合到该光波导。形成光波导包括在硅衬底中形成沟槽、在沟 槽中形成第一包层和在底包层上形成芯区。光耦合器形成在光波导的区域中。在一实施方式中，第一包层的顶表面与硅衬底的顶表面持平。在一实施方式中，第 一包层的顶表面低于硅衬底的顶表面。在一实施方式中，光耦合器包括形成在芯区中的光栅。在一实施方式中，反射元件的至少一部分设置在其中形成光耦合器和光波导中的 至少一个的区域中。在一实施方式中，反射元件形成在第一包层中。在一实施方式中，该方法还包括形成覆盖芯区的顶表面和侧壁的第二包层。在一实施方式中，芯区包括通过多晶硅和非晶硅中的一个进行结晶而形成的有缺 陷的单晶硅。根据另一方面，本发明概念涉及一种光学器件的制造方法。该方法包括在硅衬底 中形成沟槽、在沟槽中形成第一包层、在第一包层上形成芯区和在芯区的表面中形成光栅。在一实施方式中，光学器件包括光波导，该光波导包括第一包层和芯区的至少一部分。
在一实施方式中，光学器件包括光耦合器，该光耦合器包括第一包层和芯区的至 少一部分。在一实施方式中，光耦合器包括形成在芯区中的光栅。在一实施方式中，光学器件包括光波导，该光波导包括第一包层和芯区的至少另 一部分，光波导耦合到光耦合器。在一实施方式中，该方法还包括形成转换单元，用于在光信号和电信号之间转换。在一实施方式中，该方法还包括形成收发器，用于传输和接收光信号。在一实施方式中，第一包层的顶表面与硅衬底的顶表面持平。在一实施方式中，第 一包层的顶表面低于硅衬底的顶表面。在一实施方式中，反射元件位于第一包层中在一实施方式中，该方法还包括形成覆盖芯区的顶表面和侧壁的第二包层。在一实施方式中，芯区包括通过多晶硅和非晶硅中的一个进行结晶而形成的有缺 陷的单晶硅。
本发明概念的前述和其他特征和优点将从对本发明概念的如附图所示的优选实 施方式的更特定的描述变得显然，在附图中，全部不同视图中相似的附图标记指代相同的 部件。附图不是必须按比例，旨在示出本发明概念的原理。在附图中，层的厚度和区域为了 清楚而被夸大。图IA是根据本发明概念一示范性实施方式的光波导结构的示意性横截面图。图IB是作为距离dl和d2的函数的穿过图IA结构的基板的光泄漏损失的曲线图。图2是器件的包括图IA光波导结构的部分的示意性横截面图。图3A是根据本发明概念另一示范性实施方式的光波导结构的示意性横截面图。图3B是作为距离d5和d6的函数的穿过图3A结构的基板的光泄漏损失的曲线图。图4A至4G是示意性横截面图，示出根据本发明概念一示范性实施方式的制造图 IA的光波导结构的方法。图5A至5G是示意性横截面图，示出根据本发明概念一示范性实施方式制造图3A 的光波导结构的方法。图6是示意性透视图，示出根据本发明概念实施方式的到集成光波导结构的垂直 光華禹合。图7包含根据本发明概念一实施方式的光耦合结构或器件的示意性透视图。图8包含根据本发明概念另一实施方式的光耦合结构或器件的示意性透视图。图9包含根据本发明概念另一实施方式的光耦合结构或器件的示意性透视图。图10包含根据本发明概念另一实施方式的光耦合结构或器件的示意性透视图。图11包含根据本发明概念另一实施方式的光耦合结构或器件的示意性透视图。图12包含根据本发明概念另一实施方式的光耦合结构或器件的示意性透视图。图13至图18分别是修改为包括分布式布拉格反射器的图7至图12的发明概念 实施方式的示意性透视图。图19是根据本发明概念的耦合结构或器件的另一实施方式的示意性透视图。
图20A至20F是示意性透视图，示出根据本发明概念一实施方式制造图7所示的 耦合结构或器件的方法。图21A至21F是示意性透视图，示出根据本发明概念一实施方式制造图8所示的 耦合结构或器件的方法。图22k至22F 是示意性透视图，示出根据本发明概念一实施方式制造图9所示的 耦合结构或器件的方法。图23A至23F是示意性透视图，示出根据本发明概念一实施方式制造图10所示的 耦合结构或器件的方法。图24A至24F是示意性透视图，示出根据本发明概念一实施方式制造图11所示的 耦合结构或器件的方法。图25A至25E是示意性透视图，示出根据本发明概念一实施方式制造图12所示的 耦合结构或器件的方法。图26A至261包含示意性透视图，示出根据本发明概念一实施方式制造图13所示 的耦合结构或器件的方法。图27A至27G包含示意性透视图，示出根据本发明概念一实施方式制造图14所示 的耦合结构或器件的方法。图28A至281包含示意性透视图，示出根据本发明概念一实施方式制造图15所示 的耦合结构或器件的方法。图29A至29H包含示意性透视图，示出根据本发明概念一实施方式制造图16所示 的耦合结构或器件的方法。图30A至30H包含示意性透视图，示出根据本发明概念一实施方式制造图17所示 的耦合结构或器件的方法。图31包含光耦合效率与底包层厚度的曲线图，其可适用于这里所描述的本发明 概念的实施方式。图32包含根据本发明概念一实施方式的光波导器件和光耦合器件以及方法能应 用到的处理系统的示意性框图。图33包含根据本发明概念另一实施方式的光波导器件和光耦合器件以及方法能 应用到的处理系统的示意性框图。图34包含根据本发明概念另一实施方式的光波导器件和光耦合器件以及方法能 应用到的处理系统的示意性框图。图35是存储器电路例如DRAM存储器电路的示意性功能图，该存储器电路具有根 据本发明概念的光耦合器件和光波导器件，该光耦合器件和光波导器件集成在与其上形成 该存储器电路的芯片或管芯相同的芯片或管芯上。图36是根据本发明概念一实施方式的计算或处理系统的能应用本发明概念的光 波导和光耦合器的部分的示意性透视图。图37包含根据本发明概念一实施方式的计算或处理系统的能应用本发明概念的 光波导和光耦合器的部分的示意性横截面图。图38A至38C是应用本发明概念的光学互连结构例如波导的示意性透视图。图39是封装器件的示意性横截面图，该封装器件包括根据本发明概念实施方式的光学器件。 图40是可应用本发明概念的一般处理、通信或显示系统的示意性框图。
具体实施例方式下面将参考附图更全面地描述各种示范性实施方式，附图示出一些示范性实施方 式。然而，本发明概念可以以许多不同的形式实现且不应解释为限于这里阐述的示范性实 施方式。将理解，当元件或层称为在另一元件或层“上”、“连接到”和/或“耦接到”另一元 件或层时，它可以直接在其他元件或层上或直接连接到、耦接到另一元件或层，或者可以存 在中间的元件或层。相反，当元件被称为“直接”在其他元件“上”、“直接连接到”和/或“直 接耦接到”另一元件或层时，则没有中间元件或层存在。通篇相似的附图标记指示相似的元 件。这里所用的术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。将理解，虽然术语第一、第二和第三可以在此用来描述各种元件、部件、区域、层和 /或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语只用于 区分一个元件、部件、区域、层或部分与其他元件、部件、区域、层或部分。因此，以下讨论的 第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离本发 明概念的教导。在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上 方”、“上”等，来描述一个元件或特征和其他元件或特征如图中所示的关系。可以理解空间 相对术语旨在包含除了在图中所绘的方向之外的装置在使用或操作中的不同方向。例如， 如果在图中的装置被翻转，被描述为在其他元件或特征的“下方”或“下面”的元件则应取 向在所述其他元件或特征的“上方”。因此，示范性术语“下方”可以包含下方和上方两个方 向。装置也可以有其它取向(旋转90度或其它取向)且相应地解释这里所使用的空间相 对描述语。这里所使用的术语仅用于描述特定实施方式而无意限制本发明。这里使用时，单 数形式也旨在包括复数形式，除非内容清楚地指示另外的意思。可以进一步理解当在此说 明书中使用时术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或组分 的存在，但是不排除存在或添加一个或更多其他特征、整体、步骤、操作、元件、组分和/或其组。这里参照横截面图描述了示范性实施方式，横截面图是本发明的理想实施方式 (和中间结构)的示意图。因此，可以预期由于例如制造技术和/或容差引起的图示形状 的变化。因此，示范性实施方式不应解释为限于这里所示的区域的特定形状，而是包括由于 例如由制造引起的形状的偏离。例如，被示为矩形的注入区将通常具有圆化或弯曲的特征 和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，由 注入形成的掩埋区可以引起掩埋区和通过其进行注入的表面之间的区域中的一些注入。因 此，图中示出的区域本质上是示意性的且它们的形状不旨在示出器件的区域的实际形状且 不旨在限制本发明概念的范围。根据本发明概念，提供各种光学器件，具体地，光波导器件和光耦合器件。还提供 使用本发明概念的光学器件的电路互连系统。具体地，一些示范性实施方式提供与半导体存储器电路例如DRAM电路一起使用的光学互连系统。本发明概念还提供使用本发明概念 的光学器件和互连系统的模块，例如存储模块、DRAM模块、DMM模块和DRAM DMM模块。还 提供使用本发明概念的光学器件、互连系统和/或模块的计算和/或处理系统。下面将参考附图详细描述本发明概念的各种示范性实施方式。图IA是根据本发明概念一示范性实施方式的光波导结构100的示意性横截面图。 光波导结构100形成在体半导体晶片上或体半导体晶片中，例如体硅晶片或衬底10。体硅 衬底10包括顶或前表面IOa和底或后表面10b。沟槽区12穿过前表面IOa形成在衬底10 中。沟槽区12具有侧壁12a和12b并具有沟槽宽度TW。 底包层14形成在沟槽12中。底包层14由绝缘材料制成，诸如硅氧化物、硅氮化 物或硅氮氧化物。在此实施方式中，底包层14的顶表面与衬底10的顶表面IOa持平或平 齐。这是在沟槽12中形成底包层材料之后通过例如化学机械抛光(CMP)来完成的。芯区22a形成在底包层14的顶表面上。芯区22a由折射率高于底包层14的折射 率的材料制成。例如，根据示范性实施方式，芯区22a由有缺陷的单晶硅形成。S卩，芯区22a 由具有比单晶的体硅衬底更低的结晶度即更高的晶体缺陷百分比的有缺陷的单晶硅形成。 芯区22a用作光波导100的芯。光穿过芯区22a传播并通过芯区22a与底包层14之间的 折射率差异而被限制到芯区22a。也就是说，底包层14的低折射率将所传播的光限制到芯 区22a的内部，芯区22a具有比底包层更高的折射率。虽然图IA中未示出，但是波导结构100还可包括形成在芯区22a的顶表面和侧表 面上方且在底包层14上方的顶或上包层。与底包层14类似，上包层可由绝缘材料诸如硅氧 化物、硅氮化物或硅氮氧化物形成。备选地，上包层可被省略。在此情况下，空气可用作光 波导的上包层。上包层与底包层14用于相同目的。具体地，上包层也用来限制在芯区22a 中传播的光，因为上包层的折射率低于芯区22a的折射率。芯区22a具有宽度W。芯区22a的左侧壁位于离沟槽12的左侧壁12a距离dl处， 芯区22a的右侧壁位于离沟槽12的右侧壁12b距离d2处。根据本发明概念选择距离dl 和d2，从而减少或最小化由光经由沟槽12的侧壁12a和12b穿过衬底传播所导致的光波导 100中的光泄漏损失。图IB是作为距离dl和d2的函数的穿过图IA结构的衬底12的光泄 漏损失的曲线图。如图IB的曲线图所示，在一些实施方式中，当距离dl和d2大于或等于 0.27μπι时，到衬底中的光泄漏损失小于或等于l.OdB/mm。为了实现这个可接受的到衬底 中的光泄漏损失，距离dl和d2能由如下关系式表达0. 27 μ m彡dl，d2彡Tff-w-0. 27 μ m。 在许多情况中，更大的光泄漏损失是可容忍的。根据本发明概念，如果距离dl和d2大于或 等于0. Ιμπι，那么到衬底中的光泄漏损失小于或等于24dB/mm。为了实现这个可接受的到 衬底中的光泄漏损失，距离dl和d2能由如下关系式表达0. Iym彡dl，d2彡TW-w-Ο. Ιμπι。图2是器件的包括图IA的光波导结构100的部分的示意性横截面图。将不再重 复对图2结构的与图IA相同的特征和元件的描述。图2的器件的该部分包括除了光波导 结构100之外额外的“虚设”芯区22b，“虚设”芯区22b与图IA的芯区22a同时形成。应 注意，虚设芯区22b能是邻近光波导结构100形成的光波导结构的芯区。芯区22a的左侧 壁离左虚设芯区22b的右侧壁距离d3，芯区22a的右侧壁离右虚设芯区22b的左侧壁距离 d4。根据本发明概念选择距离d3和d4，从而减少或最小化因相邻芯区导致的光波导100中 的光泄漏损失。根据本发明概念，在一些实施方式中，当距离d3和d4大于或等于0. 35 μ m时，因相邻芯区导致的光学泄露损失小于或等于ldB/mm。即，为了使光泄漏损失小于或等于 ldB/mm, d3, d4 彡 0. 35 μ m。 图3A是根据本发明概念另一示范性实施方式的光波导结构200的示意性横截面 图。可不重复对图3A结构的与图IA结构相同的特征和元件的描述。光波导结构200形成 在体半导体晶片上或在体半导体晶片中，诸如体硅晶片或衬底10。体硅衬底10包括顶或前 表面IOa和底或后表面10b。沟槽区12穿过前表面IOa形成在衬底10中。沟槽区12具有 侧壁12a和12b并具有沟槽宽度TW。底包层44形成在沟槽12中。底包层44由绝缘材料诸如硅氧化物、硅氮化物或硅 氮氧化物制成。在此实施方式中，底包层44的顶表面低于衬底10的顶表面10a。芯区52a形成在底包层44的顶表面上。芯区52a由折射率高于底包层44的材料 制成。例如，根据示范性实施方式，芯区52a由有缺陷的单晶硅形成。S卩，芯区52a由具有 比单晶的体硅衬底10更低的结晶度即更高的晶体缺陷百分比的单晶硅形成。芯区52a用 作光波导100的芯。光穿过芯区52a传播并通过芯区52a与底包层14之间的折射率差异 而被限制到芯区52a。也就是说，底包层44的更低的折射率将所传播的光限制到芯区52a 的内部，芯区52a具有比底包层更高的折射率。虽然图3A中未示出，但是波导结构200还可包括形成在芯区52a的顶表面和侧表 面上方且在底包层44上方的顶或上包层。与底包层44类似，上包层可由绝缘材料诸如硅 氧化物、硅氮化物或硅氮氧化物形成。备选地，上包层可被省略。在此情况下，空气可用作 光波导的上包层。上包层用于与底包层44相同的目的。具体地，上包层也用来限制在芯区 52a中传播的光，因为上包层的折射率低于芯区52a的折射率。芯区52a具有宽度W。芯区52a的左侧壁位于离沟槽12的左侧壁12a距离d5处， 芯区52a的右侧壁位于离沟槽12的右侧壁12b距离d6处。根据本发明概念选择距离d5 和d6，从而减少或最小化由光经由沟槽12的侧壁12a和12b穿过衬底传播所导致的光波导 200中的光泄漏损失。图3B是作为距离d5和d6的函数的穿过图3A结构的衬底12的光泄 漏损失的曲线图。如图3B的曲线图所示，在一些实施方式中，当距离d5和d6大于或等于 0.35μπι时，到衬底中的光泄漏损失小于或等于l.OdB/mm。为了实现这个可接受的到衬底 中的光泄漏损失，距离d5和d6能由如下关系式表达0. 35ym^d5,d6^Tff-w-0. 35μπι。在 许多情况中，更大的光泄漏损失是可容忍的。根据本发明概念，如果距离d5和d6大于或等 于0. 15μπι，那么到衬底中的光泄漏损失小于或等于22dB/mm。为了实现这个可接受的到衬 底中的光泄漏损失，距离d5和d6能由如下关系式表达0. 15ym^d5,d6^Tff-w-0. 15 μ m。分别示于图IA和3A中的光波导结构100和200的实施方式之间的差异在于在 图IA的实施方式中，底包层14的顶表面与衬底10的顶表面持平；在图3A的实施方式中， 底包层44的顶表面低于衬底10的顶表面。S卩，在图3A的实施方式中，芯区凹陷或掩埋于 沟槽中。在两个实施方式中，由于在体硅衬底中制造光波导，所以光波导可应用于硅光电子 器件(silicon photonics)，且能容易地与芯片或晶片上的其它电路诸如CMOS电路或半导 体存储器电路集成。在一些这样的应用中，期望的是，为了易于与其它电路集成，波导芯区 形成在沟槽的顶部之上(图1A)；在一些这样的应用中，期望的是，为了易于与其它电路集 成，芯区形成在沟槽内(图3A)。本发明概念的光波导结构可应用于所有这样的应用。还应注意，在图3A的波导结构200中，芯区52a具有特定高度hl，底包层44的顶部与衬底的顶表面之间的距离为特定高度h2。虽然图3A的实施方式示出hi与h2相等，但 是不一定要是这种情况。例如，hi能大于h2，或者h2能大于hi。基于光波导结构200与 同一芯片或晶片上的其它电路的含意的易于集成来选择相对高度hi和h2。图4A至4G是示意性横截面图，示出根据本发明概念一示范性实施方式制造图IA 的光波导结构100的方法。参考图4A，提供衬底10诸如体半导体衬底，例如体硅衬底。衬 底10包括顶或前表面IOa和底或后表面10b。衬底10被选择性蚀刻以在衬底10中形成具 有侧壁12a和12b的沟槽12。基于即将在沟槽12中形成的底包层的期望厚度来确定沟槽 12的深度。接着，底包层14形成在沟槽12中。底包层14由折射率比光波导的即将顺序 形成在底包层14上的芯区的折射率低的绝缘材料形成。底包层14的材料能是例如硅氧化 物、硅氮化物或硅氮氧化物。在此实施方式中，底包层的顶表面与衬底10的顶表面IOa持 平或平齐。这能在形成底包层材料以填充沟槽12之后通过对底包层材料使用抛光工序诸 如化学机械抛光(CMP)来完成。参考图4B，接着，非晶半导体材料例如非晶硅的层16形成在底包层14和衬底10 的顶表面IOa上方。非晶硅层16能通过例如化学气相沉积(CVD)、原子层沉积(ALD)或其 它类似工艺形成。然后，参考图4C，非晶硅层16至少部分地结晶以将非晶硅层16转变为 有缺陷的单晶硅层18。S卩，层18由具有比单晶的体硅衬底10更低的结晶度即更高的晶体 缺陷百分比的单晶硅形成。非晶硅层16的结晶能通过例如激光外延生长(LEG)、固相外延 (SPE)、外延横向过生长(ELO)、选择外延生长(SEG)、固相结晶(SPC)或其它类似方法进行。然后，参考图4D，掩模图案20形成在有缺陷单晶硅层18上以定义光波导的芯区。 掩模图案20能由例如光致抗蚀剂和/或光致抗蚀剂与硬掩模材料的组合形成。接着，参考 图4E，采用掩模图案20作为蚀刻掩模来选择性蚀刻该结构，从而去除层18的未遮掩部分以 形成光波导结构100的芯区22a。还同时形成与芯区22a材料相同的额外区22b。这些其 它区22b能是其它相邻光波导结构的芯区或其它这样的区。接着，参考图4F，掩模图案20被去除。然后，参考图4G，上或顶包层23可形成在 芯区22a的上表面和侧表面上且在底包层14上。类似于底包层14，上包层23可由绝缘材 料诸如硅氧化物、硅氮化物或硅氮氧化物形成。备选地，可省略上包层23。在此情况下，空 气可用作光波导的上包层。上包层用于与底包层14相同的目的。具体地，上包层也用来限 制在芯区22a中传播的光，因为上包层的折射率低于芯区22a的折射率。 图5A至5G是示意性横截面图，示出根据本发明概念一示范性实施方式制造图3A 的光波导结构200的方法。参考图5A，提供衬底10诸如体半导体衬底，例如体硅衬底。衬 底10包括顶或前表面IOa和底或后表面10b。衬底10被选择性蚀刻以在衬底10中形成 具有侧壁12a和12b的沟槽12。基于即将在沟槽12中形成的底包层的期望厚度确定沟槽 12的深度。接着，底包层44形成在沟槽12中。底包层44由折射率低于光波导的芯区的绝 缘材料形成，光波导的芯区即将顺序形成在底包层44上。底包层44的材料能是例如硅氧 化物、硅氮化物或硅氮氧化物。在此实施方式中，底包层44的顶表面低于衬底10的顶表面 10a。参考图5B，接着，非晶半导体材料例如非晶硅的层46形成在底包层44和衬底10 的顶表面IOa上方。非晶硅层46能通过例如化学气相沉积(CVD)、原子层沉积(ALD)或其 它相似工艺来形成。然后，参考图5C，非晶硅的层46至少部分地结晶以将非晶硅的层46转变为有缺陷单晶硅的层48。S卩，层48由具有比单晶的体硅衬底10更低的结晶度即更高的晶体缺陷百分比的单晶硅形成。非晶硅层46的结晶能通过例如激光外延生长(LEG)、固相 外延(SPE)、外延横向过生长(ELO)、选择外延生长(SEG)、固相结晶(SPC)或其它类似方法 来进行。然后，参考图5D，掩模图案50形成在有缺陷单晶硅层48上以定义光波导的芯区。 掩模图案50能由例如光致抗蚀剂和/或光致抗蚀剂与硬掩模材料的组合形成。接着，参考 图5E，采用掩模图案50作为蚀刻掩模来选择性蚀刻该结构从而去除层48的未遮掩部分，以 形成光波导结构200的芯区52a。还同时形成与芯区52a材料相同的额外区52b。这些其 它区52b能是其它相邻光波导结构的芯区或其它这样的区。接着，参考图5F，掩模图案50被去除。然后，参考图5G，上或顶包层53可形成在 芯区52a的上表面和侧表面上且在底包层44上。与底包层44类似，上包层53可由绝缘材 料诸如硅氧化物、硅氮化物或硅氮氧化物形成。备选地，可省略上包层53。在此情况下，空 气可用作光波导的上包层。上包层用于与底包层44相同的目的。具体地，上包层也用来限 制在芯区52a中传播的光，因为上包层的折射率低于芯区52a的折射率。本发明概念的集成光波导结构通过这里描述的根据本发明概念各种实施方式的 光耦合结构可选地耦接到其它器件诸如外部器件。图6是示意性透视图，示出根据本发明 概念实施方式的到集成光波导结构的垂直光耦合。参考图6，根据本发明概念的实施方式，光波导结构150能集成在半导体衬底10诸 如硅衬底上或中，如上面关于本发明概念的各种实施方式描述的那样。为了耦合波导150 以传输光能到其它外部器件和从其它外部器件接收光能，波导150的末端耦合到光学纤 维，图6中示出为第一输入纤维121和第二输出纤维123。根据本发明概念的实施方式，波 导150的末端在水平尺寸上而非垂直尺寸上成楔形，如160和170所示，从而适应纤维末端 的更大尺寸。楔形部分160和170分别连接到更宽的耦合端部190和180，光耦合器件形成 在耦合端部190和180处。根据本发明概念的实施方式，在图6的垂直光栅耦合器(VGC)中，在输入纤维121 的末端发射的光入射在形成于宽耦合端部190处的区152中的光栅153上。光被光栅153 耦合到波导150的芯中，使得它穿过波导150传播。类似地，传播到波导150的输出末端的 光入射在形成于宽耦合端部180处的区154中的光栅155上。光栅155将光耦合出波导 150并进入输出纤维123的末端。耦合器件中的光栅结构在垂直方向和水平方向之间转变 光的传播方向。在根据本发明概念实施方式的垂直耦合中，如图6所示，波导末端仅在水平尺寸 上成楔形，在垂直尺寸上相对平坦。结果，纤维末端仅需垂直地耦合到波导末端。尤其期望 此垂直耦合以提高将光波导和光耦合器与形成在衬底上或衬底中的其它电路集成的能力。 这还导致减小的器件尺寸、工艺时间、复杂性和成本。此外，测试和封装成本得到降低。下面描述根据本发明概念的光耦合器件的各种实施方式。本发明概念的光耦合器 件是新颖且非显而易见类型的垂直光栅耦合器，其中光栅形成在光波导结构的耦合区处的 芯区中。类似于上述光波导结构，本发明概念的光耦合器结构形成在体半导体衬底诸如体 硅衬底中的沟槽中。用于耦合器的底包层形成在沟槽的底部，达到期望的厚度，该期望的厚 度由器件的期望性能特性确定。底包层能由例如绝缘材料诸如硅氧化物、硅氮化物或硅氮氧化物形成。通过在底包层上沉积非晶硅或多晶硅来形成芯层。非晶硅或多晶硅结晶以将 芯层转变为有缺陷的单晶硅。有缺陷的单晶硅被选择性蚀刻，从而设定耦合器的芯区的尺 寸且在芯区中形成光栅。根据本发明概念，与上述波导结构类似，耦合器结构能集成到具有 其它电路诸如CMOS电路或存储器电路的单个晶片或芯片中，与硅光电子器件的要求兼容。 结果，晶片或芯片上的电连接被光学连接取代，产生具有更高速度、更小尺寸、更低功耗和 更高容量的器件和系统。图7包含根据本发明概念一实施方式的光耦合器结构或器件1100的示意性透视 图。参考图7，光耦合器件1100形成在体半导体衬底1120诸如体硅衬底中。沟槽1185形 成在衬底1120中。由绝缘材 料诸如硅氧化物、硅氮化物或硅氮氧化物制成的底包层1140 形成在沟槽1140中。耦合器1100的芯区1160形成在底包层1140上，芯区1160也是所连 接的光波导结构1170的芯区。在此实施方式中，芯区1160由有缺陷的单晶硅形成。在一 实施方式中，有缺陷的单晶硅通过非晶硅结晶来制成。光栅1175形成在芯区1160的顶部 中。顶或上包层1180形成在耦合器结构1100上方，顶或上包层1180在一实施方式中由绝 缘材料诸如硅氧化物、硅氮化物或硅氮氧化物制成。应注意，可省略上包层1180，在此情况 下，空气可用作耦合器1100和/或波导1170的上包层。图8包含根据本发明概念另一实施方式的光耦合器结构或器件1200的示意性透 视图。图8的实施方式基本类似于图7的实施方式，除了沟槽1285和底包层1240的侧壁 是倾斜的而不是垂直的之外。沟槽1285和底包层1240的倾斜壁用于便于器件1200的制 造，尤其当沟槽1285形成得深时。倾斜的沟槽壁减小沟槽的形成工艺的复杂性和成本，尤 其当沟槽较深时。耦合器结构1200包括芯区1160，芯区1160也是所连接的光波导1170的 芯区，并具有形成在其上的光栅1175。该结构还可包括上或顶包层1180。应注意，可省略 上包层1180，在此情况下，空气可用作耦合器1200和/或波导1170的上包层。图9包含根据本发明概念另一实施方式的光耦合器结构或器件1300的示意性透 视图。图9的实施方式基本类似于图7的实施方式，除了由有缺陷的单晶硅制成的芯区1360 是通过结晶多晶硅而不是非晶硅来形成之外。所连接的光波导1370的芯也可通过结晶多 晶硅而不是非晶硅来形成。结构1300包括形成在沟槽1185中的底包层1140，沟槽1185形 成在体硅衬底1120中。虽然图中没有示出，但是顶或上包层1180可以形成在该结构上方， 或者它可被省略，使得空气可起到上包层1180的作用。图10包含根据本发明概念另一实施方式的光耦合器结构或器件1600的示意性透 视图。图10的实施方式基本类似于图7的实施方式，除了沟槽1685没有被底包层1640的 材料完全填充之外。即，底包层1640的顶表面低于衬底1620的顶表面。结果是，包括光栅 1675的芯区1660和波导1670相对于衬底1620凹陷。虽然图中没有示出，但是顶或上包 层1180可形成在该结构上方，或者可以省略上包层1180，使得空气可起到上包层1180的作 用。在图10的耦合器件1600的实施方式中，由于底包层1640的顶表面相对于衬底 1620凹陷，所以衬底残留区ARE保持与沟槽1685相邻。ARE区的侧壁离芯区1660的侧壁 一标识为ITV的距离。ARE区由与具有较高折射率的衬底1620相同的材料形成。对于凹入 到衬底1620中的芯区1660，距离ITV被选择以将到衬底的ARE区中的泄漏损失保持在期望 水平。
注意，芯区1660的高度由底包层1640的厚度和沟槽1685的深度确定。这两个 特征导致，芯区1660可以完全凹陷在沟槽1685内，或者一部分芯区1660可以突出到沟槽 1685的顶部上方。凹陷的底包层的益处在于降低在相同衬底上一起制造的本发明概念的光 学器件与其他电路诸如CMOS晶体管的单片集成的成本和复杂性。在例如CMOS晶体管的情 况下，由于晶体管的高度与常规光学器件的高度相比较低，所以本发明概念的光学器件能 掩埋在沟槽中在衬底的顶表面以下以便于集成。图11包含根据本发明概念另一实施方式的光耦合器结构或器件1900的示意性透 视图。图11实施方式的器件1900的结构基本类似于图10的器件1600的实施方式，且大 体上可与图10实施方式的器件1600的 结构相同。这两个实施方式之间的差异主要在于制 造器件1600和1900的工艺方面，如下文结合图23A至23F和图24A至24F描述的那样。图12包含根据本发明概念另一实施方式的光耦合器结构或器件11000的示意性 透视图。图12的实施方式与图7的实施方式基本相似，除了由非晶硅或多晶硅而不是有缺 陷的单晶硅形成耦合器11000和波导11070的芯区11060之外。在制造期间，在沉积非晶 硅或多晶硅的芯层之后，该层没有如在其它实施方式中那样被结晶以形成有缺陷的单晶硅 芯区。结构11000包括形成在沟槽1185中的底包层1140，沟槽1185形成在体硅衬底1120 中。虽然图中没有示出，但是顶或上包层1180可以形成在该结构上方，或者可以省略上包 层1180，使得空气可以起到上包层1180的作用。要注意，虽然仅结合图12的实施方式描述了将非晶硅或多晶硅用于芯区，但其适 用于任何这里描述的实施方式。即，在任何缩描述的实施方式中，芯区能是非晶硅或多晶硅 而不是有缺陷的单晶硅。在本发明概念的一些实施方式中，反射元件被包括在光耦合器件下面，还可被包 括在集成光波导下面。反射元件被提供来改善耦合器的光效率，即降低光损失，且在一些实 施方式中改善波导的光效率。在一些实施方式中，反射元件是形成在底包层中的分布式布 拉格反射器(DBR)。DBR是通过交替具有不同折射率的材料而形成的多层结构。在这里描 述的本发明概念的示范性实施方式中，DBR结构示为具有三层，其中两层被标识为A和B并 被折射率不同于层A和B的第三层分隔开。将理解，根据DBR的期望反射率，任何数量的层 能用于DBR。根据DBR的期望性能，层A和B的折射率通常相同，但是它们也可以不同。在一些实施方式中，DBR形成在一部分底包层上，该部分底包层将DBR与衬底隔 离。直接在芯层下面的另一部分底包层形成在DBR上。该部分底包层执行与其中不形成 DBR的一些实施方式中的底包层相同的功能。该层还用于通过调节其厚度使从DBR反射的 光波与从光栅耦合器直接耦合出的光波相长地(constructively)干涉。图13至图18分别是修改为包括DBR的图7至图12的发明概念实施方式的示意 性透视图。图13至18的每个实施方式的DBR示为包括层A和B，层A和B能由折射率相同 或相似的材料制成，层A和B被折射率与层A和B不同的材料层分隔开。应注意，使用三层 DBR仅是为了示例。如上所述，根据DBR的期望反射率，DBR能是任何数量的层。还应注意， 图13至18每个旨在说明且确实说明了 DBR不必仅在器件的耦合器部分下面。它也能位于 波导下面，从而降低波导中的光损失。将不再重复描述与前述特征和元件相同的特征和元 件。还应注意，图13至17中的实施方式中的一些示为具有上包层1180，一些示为没有上包 层。这旨在说明任何这里描述的实施方式可具有上包层1180或者可省略上包层1180。在省略上包层1180的情况下，空气可以起到上包层的作用。参考图13，耦合器结构或器件1100A包括在底包层1140内的DBR结构。额外层 1142形成在DBR和下包层1140上方，额外层能由与下包层1140相同的材料制成。参考图14，耦合器结构或器件1200A包括在具有倾斜侧壁的底包层1240内的DBR
结构。 参考图15，耦合器结构或器件1300A包括在底包层1140内的DBR结构。额外层 1142形成在DBR和下包层1140上方。额外层能由与下包层1140相同的材料制成。参考图16，耦合器结构或器件1600A包括在底包层1640内的DBR结构。参考图17，耦合器结构或器件1900A包括在底包层1940内的DBR结构。参考图18，耦合器结构或器件11000A包括在底包层1940内的DBR结构。图19是根据本发明概念的耦合器结构或器件1800A的另一实施方式的示意性透 视图。参考图19，耦合器结构或器件1800A包括在底包层1140下方的DBR结构。耦合器 1800A与图13和15分别示出的实施方式1100A和1300A基本相似，除了在图19的实施方 式中相邻波导之间的间隔被选择使得衬底的残留部分ARE比较窄，如侧壁1885定义的那样 之外。这是通过将相邻波导结构之间的距离设定为大于波导沟槽1886的宽度而实现的。 DBR和底包层1140形成在沟槽1886中，芯区1160形成在底包层1140上方。侧壁1885被 间隔开，使得产生窄的残留部分ARE和增大的ITV距离。由于接近衬底1120，这导致减小的 器件光损失。图20A至20F是示意性透视图，示出根据本发明概念一实施方式制造图7所示的 耦合器结构或器件1100的方法。参考图20A，提供体半导体衬底1120，诸如体硅衬底。通 过选择性蚀刻在体硅衬底1120中形成具有垂直侧壁的沟槽1185。基于即将在沟槽中形成 的底包层的期望厚度来选择沟槽1185的深度，底包层的厚度是基于耦合器和连接到耦合 器的波导的期望性能特性来确定的。参考图20B，底包层1140形成在沟槽1185中，使得其顶表面与衬底1120的顶表面 持平或平齐。底包层1140能由例如绝缘材料诸如硅氧化物、硅氮化物或硅氮氧化物形成。参考图20C，非晶硅层1155形成在衬底1120的顶表面和底包层1140上。参考图 20D，非晶硅层1155结晶以将层1155转变为有缺陷单晶硅层1160，用于耦合器和所连接的 波导的芯区。所使用的结晶方法能是激光外延生长(LEG)、固相外延(SPE)、外延横向过生 长(ELO)、选择性外延生长(SEG)或固相结晶(SPC)之一。参考图20E，由光致抗蚀剂和/或硬掩模材料制成的掩模形成在结晶的硅层1160 上，并被构图为即将形成在耦合器的芯区上的光栅1175的期望图案。采用被构图的掩模蚀 刻芯区层1160从而在芯区层1160中形成光栅1175。参考图20F，芯区层1160被选择性蚀刻以产生用于耦合器的具有光栅1175的最终 芯区1160。同时，可以形成用于所连接的波导1170的芯区。然后，可选的上包层1180可以 形成在该结构上方。上包层1180可以由与制成底包层1140的材料相同的材料制成。图21A至21F是示意性透视图，示出根据本发明概念一实施方式的制造图8所示 的耦合器结构或器件1200的方法。参考图21A，提供体半导体衬底1120，诸如体硅衬底。通 过选择性蚀刻在体硅衬底1120中形成具有倾斜侧壁的沟槽1285。基于即将在沟槽中形成 的底包层的期望厚度来确定沟槽1285的深度，底包层的厚度是基于耦合器和连接到耦合器的波导的期望性能特性来确定的。参考图21B，底包层1240形成在沟槽1285中，使得其顶表面与衬底1120的顶表面 持平或平齐。底包层1240能由例如绝缘材料诸如硅氧化物、硅氮化物或硅氮氧化物形成。参考图21C，非晶硅层1155形成在衬底1120的顶表面和底包层1240上。参考图 21D，非晶硅层1155结晶以将层1155转变为有缺陷单晶硅层1160，用于耦合器和所连接的 波导的芯区。所使用的结晶方法能是激光外延生长(LEG)、固相外延(SPE)、外延横向过生 长(ELO)、选择性外延生长(SEG)或固相结晶(SPC)之一。
参考图21E，由光致抗蚀剂和/或硬掩模材料制成的掩模形成在结晶的硅层1160 上，并被构图为即将形成在耦合器的芯区上的光栅1175的期望图案。采用被构图的掩模蚀 刻芯区层1160，从而在芯区层1160中形成光栅1175。参考图21F，芯区层1160被选择性蚀刻以产生用于耦合器的具有光栅1175的最终 芯区1160。同时，可以形成用于所连接的波导1170的芯区。然后，可选的上包层1180可以 形成在该结构上方。上包层1180可由与制成底包层1140的材料相同的材料制成。图22A至22F是示意性透视图，示出根据本发明概念一实施方式制造图9所示的 耦合器结构或器件1300的方法。参考图22A，提供体半导体衬底1120诸如体硅衬底。通过 选择性蚀刻在体硅衬底1120中形成具有垂直侧壁的沟槽1185。基于即将在沟槽中形成的 底包层的期望厚度选择沟槽1185的深度，底包层的厚度基于耦合器和连接到耦合器的波 导的期望性能特性来确定。参考图22B，底包层1140形成在沟槽1185中，使得其顶表面与衬底1120的顶表面 持平或平齐。底包层1140能由例如绝缘材料诸如硅氧化物、硅氮化物或硅氮氧化物形成。参考图22C，多晶硅层1355形成在衬底1120的顶表面和底包层1140上。参考图 22D，多晶硅层1355结晶以将层1355转变为有缺陷单晶硅的层1360，用于耦合器和所连接 的波导的芯区。所使用的结晶方法能是激光外延生长(LEG)、固相外延(SPE)、外延横向过 生长(ELO)、选择性外延生长(SEG)或固相结晶(SPC)之一。参考图22E，由光致抗蚀剂和/或硬掩模材料制成的掩模形成在结晶的硅层1360 上，并被构图成即将形成在耦合器的芯区上的光栅1375的期望图案。采用被构图的掩模蚀 刻芯区层1360，从而在芯区层1360中形成光栅1375。参考图22F，芯区层1360被选择性蚀刻以产生用于耦合器的具有光栅1375的最终 芯区1360。同时，可形成用于所连接的波导1370的芯区。然后，可选的上包层1180可以形 成在该结构上方。上包层1180可以由与制成底包层1140的材料相同的材料制成。图23A至23F是示意性透视图，示出根据本发明概念一实施方式制造图10所示的 耦合器结构或器件1600的方法。参考图23A，提供体半导体衬底1620诸如体硅衬底。通过 选择性蚀刻在体硅衬底1620中形成具有垂直侧壁的沟槽1685。基于即将在沟槽中形成的 底包层的期望厚度以及耦合器和所连接的波导相对于衬底1620的顶表面的期望高度来选 择沟槽1685的深度。参考图23B，底包层1640形成在沟槽1685中使得其顶表面与衬底1620的顶表面 持平或平齐。底包层1640能由例如绝缘材料诸如硅氧化物、硅氮化物或硅氮氧化物形成。 参考图23C，底包层1640在沟槽1685内被蚀刻到预定厚度，使得底包层1640的顶表面低于 衬底1620的顶表面，从而耦合器结构和所连接的波导凹入在沟槽1685内。基于耦合器和连接到耦合器的波导的期望性能特性来确定底包层1640的厚度。接着，非晶硅层1655形 成在沟槽1685中的底包层1640上。参考图23D，非晶硅 层1655结晶以将层1655转变为有缺陷单晶硅的层1660，用 于耦合器和所连接的波导的芯区。所使用的结晶方法能是激光外延生长(LEG)、固相外延 (SPE)、外延横向过生长(ELO)、选择性外延生长(SEG)或固相结晶(SPC)之一。参考图23E，由光致抗蚀剂和/或硬掩模材料制成的掩模形成在结晶硅层1660上， 并被构图成即将形成在耦合器的芯区上的光栅1675的期望图案。采用被构图的掩模蚀刻 芯区层1660，从而在芯区层1660中形成光栅1675。参考图23F，芯区层1660被选择性蚀刻以产生用于耦合器的具有光栅1675的最终 芯区1660。同时，可以形成用于所连接的波导1670的芯区。然后可选的上包层1180可以 形成在该结构上方。上包层1180可以由与制成底包层1640的材料相同的材料制成。图24A至24F是示意性透视图，示出根据本发明概念一实施方式制造图11所示的 耦合器结构或器件1900的方法。参考图24A，提供体半导体衬底1920诸如体硅衬底。通过 选择性蚀刻在体硅衬底1920中形成具有垂直侧壁的沟槽1985。基于即将在沟槽中形成的 底包层的期望厚度以及耦合器和所连接的波导相对于衬底1920的顶表面的期望高度来选 择沟槽1985的深度。参考图24B，底包层1940形成在沟槽1985中使得其顶表面低于衬底1920的顶表 面。底包层1940能由例如绝缘材料诸如硅氧化物、硅氮化物或硅氮氧化物形成。底包层 1940在沟槽1985内形成至预定厚度，使得底包层1940的顶表面低于衬底1920的顶表面， 从而耦合器结构和所连接的波导凹入在沟槽1985内。基于耦合器和连接到耦合器的波导 的期望性能特性来确定底包层1940的厚度。参考图24C，接着，非晶硅层1955形成在沟槽1985中的底包层1940上。参考图 24D，非晶硅层1955结晶以将层1955转变为有缺陷单晶硅的层1960，用于耦合器和所连接 的波导的芯区。所使用的结晶方法能是激光外延生长(LEG)、固相外延(SPE)、外延横向过 生长(ELO)、选择性外延生长(SEG)或固相结晶(SPC)之一。参考图24E，由光致抗蚀剂和/或硬掩模材料制成的掩模形成在结晶硅层1960上， 并被构图成即将形成在耦合器的芯区上的光栅1975的期望图案。采用被构图的掩模蚀刻 芯区层I960，从而在芯区层1960中形成光栅1975。参考图24F，芯区层1960被选择性蚀刻以产生用于耦合器的具有光栅1975的最终 芯区1960。同时，可形成用于所连接的波导1970的芯区。然后可选的上包层1180可形成 在该结构上方。上包层1180可以由与制成底包层1940的材料相同的材料制成。注意，图23A至图23F描述了制造图10的器件1600的工艺，图24A至24F描述了 制造图11的器件1900的工艺。器件1600和1900可具有基本相似或相同的结构。两个实 施方式之间的差异主要在于它们的制造工艺方面，如上文详细描述的那样。图25A至25F是示意性透视图，示出根据本发明概念一实施方式制造图12所示的 耦合器结构或器件11000的方法。参考图25A，提供体半导体衬底1120诸如体硅衬底。通 过选择性蚀刻在体硅衬底1120中形成具有垂直侧壁的沟槽1185。基于即将在沟槽中形成 的底包层的期望厚度来选择沟槽1185的深度，底包层的厚度基于耦合器和连接到耦合器 的波导的期望性能特性来确定。
参考图25B，底包层1140形成在沟槽1185中使得其顶表面与衬底1120的顶表面 持平或平齐。底包层1140能由例如绝缘材料诸如硅氧化物、硅氮化物或硅氮氧化物形成。参考图25C，非晶硅或多晶硅的层11060形成在衬底1120的顶表面和底包层1140 上。参考图25D，由光致抗蚀剂和/或硬掩模材料制成的掩模形成在层11060上，并被构图 为即将形成在耦合器的芯区上的光栅11075的期望图案。采用被构图的掩模蚀刻芯区层 11060，从而在芯区层11060中形成光栅11075。参考图25E，芯区层11060被选择性蚀刻以产生用于耦合器的具有光栅11075的最 终芯区11060。同时，可形成用于所连接的波导11070的芯区。然后可选的上包层1180可 形成在该结构上方。上包层1180可以由与制成底包层1140的材料相同的材料制成。如上所述，本发明概念的光耦合器结构和器件可包括反射元件例如分布式布拉格 反射器(DBR)，从而提高光耦合和传输效率并减小光损失。根据本发明概念，DBR能形成在 耦合器和/或波导中或在耦合器和/或波导下面。如上面进一步描述的那样，DBR是通过交 替不同折射率的材料而形成的多层结构。在这里描述的本发明概念的示范性实施方式中， DBR结构示为具有三层，其中两层被标注为A和B并被折射率不同于层A和B的第三层分隔 开。将理解，根据DBR的期望反射率，任意数量的层能用于DBR。根据DBR的期望性能，层A 和B的折射率通常相同，但它们也可以不同。在一些实施方式中，DBR形成在一部分底包层上，该部分底包层将DBR与衬底隔 离。直接在芯层下面的另一部分底包层形成在DBR上。该部分底包层与其中没有形成DBR 的那些实施方式中的底包层起相同作用。该层还用于通过调节其厚度使从DBR反射的光波 与从光栅耦合器直接耦合出的光波相长地干涉。图26A至图261包含示意性透视图，示出根据本发明概念一实施方式制造图13所 示的耦合器结构或器件1100A的方法。参考图26A，提供体半导体衬底1120，诸如体硅衬底。 通过选择性蚀刻在体硅衬底1120中形成具有垂直侧壁的沟槽1185。基于即将在沟槽中形 成的底包层的期望厚度来选择沟槽1185的深度，底包层的厚度基于耦合器和连接到耦合 器的波导的期望性能特性来确定。参考图26B，能由与底包层材料相同的层1141形成在沟槽1185中。包括通过折 射率不同于层A和B的材料层分隔开的层A和B的三层结构的DBR结构形成在层1141上。 参考图26C，底包层1140形成在DBR上方的沟槽1185中，使得其顶表面与衬底1120的顶 表面持平或平齐。底包层1140能由例如绝缘材料诸如硅氧化物、硅氮化物或硅氮氧化物形 成。参考图26D，基于器件的期望构造和性能特性，底包层1140、层1141和DBR的侧壁部分 被蚀刻到预定厚度。参考图26E，额外的包层1142形成在底包层1140、层1141和DBR上方 以填满沟槽，使得额外包层1142的顶表面与衬底的顶表面持平或平齐。参考图26F，非晶硅层1155形成在该结构上方。参考图26G，非晶硅层1155结晶 以将层1155转变为有缺陷单晶硅的层1160，用于耦合器和所连接的波导的芯区。所使用的 结晶方法能是激光外延生长(LEG)、固相外延(SPE)、外延横向过生长(ELO)、选择性外延生 长(SEG)或固相结晶(SPC)之一。参考图26H，由光致抗蚀剂和/或硬掩模材料制成的掩模形成在结晶硅层1160上， 并被构图成即将形成在耦合器的芯区上的光栅1175的期望图案。采用被构图的掩模蚀刻 芯区层1160，从而在芯区层1160中形成光栅1175。
参考图261，芯区层1160被选择性蚀刻以产生用于耦合器的具有光栅1175的最终 芯区1160。同时，可以形成用于所连接的波导1170的芯区。然后可选的上包层1180可形 成在该结构上方。上包层1180可由与制成底包层1140的材料相同的材料制成。图27A至27G包含示意性透视图，示出根据本发明概念一实施方式制造图14所示 的耦合器结构或器件1200A的方法。图27A至27G的方法与上文结合图26A至261所示并 描述的方法以及结合图21A至21F所示并描述的方法相似。本领域技术人员将从图21A至 21F和图26A至261以及这里包含的对其的详细描述理解图27A至27G所示的制造方法。
因此，将不再重复对图27A至27G所示方法的详细描述。图28A至图281包含示意性透视图，示出根据本发明概念一实施方式制造图15所 示的耦合器结构或器件1300A的方法。图28A至281所示的用于制造图15的实施方式的 步骤与上文所述并结合图26A至261所示的步骤相同，除了图28F和28G之外。如图28F 所示，形成多晶硅层1355，代替图26C所示的非晶硅层1155。如图28G所示，层1355结晶 以形成有缺陷单晶硅的层1360。由于除了上述步骤之外，其余的步骤与结合图26A至261 描述的步骤相同，所以将不再重复对图15的实施方式的制造方法中其余步骤的描述。图29A至29H包含示意性透视图，示出根据本发明概念一实施方式制造图16所 示的耦合器结构或器件1600A的方法。图29A至29H的方法步骤与上文结合图26A至261 所示出并描述的方法步骤以及结构图23A至23F所示出并描述的方法步骤相似。本领域技 术人员将从图23A至23F和图26A至261以及这里包含的对其的详细描述来理解图29A至 29H所示的制造方法。因此，将不再重复对图29A至29H所示方法的详细描述。图30A至30H包含示意性透视图，示出根据本发明概念一实施方式制造图17所 示的耦合器结构或器件1900A的方法。图30A至30H的方法步骤与上文结合图26A至261 所示出并描述的方法步骤以及结构图24A至24F所示出并描述的方法步骤相似。本领域技 术人员将从图24A至24F和图26A至261以及这里包含的对其的详细描述来理解图30A至 30H所示的制造方法。因此，将不再重复对图30A至30H所示方法的详细描述。注意，图18所示的耦合器结构或器件11000A的实施方式以与图30A至30H所示 的实施方式相同的方式制造，除了在实施方式11000A中，芯层11060是非晶硅或多晶硅，且 层11060在形成之后没有被晶化之外。这里描述的本发明概念实施方式的垂直光栅耦合器(VGC)器件随底包层的厚度 而表现出光耦合效率的变化。图31包含光耦合效率与底包层的厚度的曲线图，其可适用于 这里所述的本发明概念的实施方式。在图31的曲线图中，假设波长为1. 58 μ m，光栅周期为 630nm，光栅蚀刻深度为70nm。图31的曲线图所示的结果随这些参数的变化而改变。本发明概念的光波导和光耦合器可适用于其中使用光通信和光信号传输的许多 电路、模块和系统。例如，本发明概念的器件和方法适用于存储系统中使用的互连系统和器 件。即，本发明概念的光学器件和方法能用于实施中央处理单元(CPU)与一个或多个存储 模块之间、多个存储模块之间、一个或多个存储模块上的多个存储器件之间、和/或形成在 单个存储器件上的多个电路之间的光通信。图32包含根据本发明概念一实施方式的光波导和光耦合器件及方法能应用到的 处理系统2000的示意性框图。参考图32，系统2000包括CPU 2002，其经由互连系统2013 与至少一个存储模块2008通信。存储模块2008能是例如双列直插存储模块(DIMM)。具体地，DIMM 2008能是例如DRAMDIMM 2008。DIMM 2008包括安装在其上的多个独立存储器电 路2020，例如DRAM存储器电路。在此实施方式中，CPU 2002和DIMM 2008产生并处理电信号。互连系统2013包 括光通信通道2012，其承载CPU 2002与DIMM 2008之间的光信号并能是例如光学纤维。由 于CPU 2002和DIMM 2008使用电信号，所以需要电-光转换来将CPU 2002和DIMM 2008 的电信号转换为光信号从而在光通信通道2012上传输。此外，需要光-电转换来将光通信 通道2012上的光信号转换为电信号，以用于被CPU 2002和DMM 2008处理。为此，互连系 统2013还包括在光通信通道2012的相反端部的光/电(0/E)转换单元2004和2006。CPU 2002经由电总线2010将电信号传输到0/E转换单元2004并从0/E转换单元2004传输电 信号，DIMM 2008经由电总线2014将电信号传输到0/E转换单元2006并从0/E转换单元 2006传输电信号。在此实施方式中，0/E转换单元2004和2006包括本发明概念的光通信器件，其分 别在图32中集体地标为2016和2018。即，光路(optical circuit) 2016和2018包括这里 所述的本发明概念的光耦合器件中的一个或更多，光耦合器件将光信号发送到光通信通道 2012以及从光通信通道2012接收光信号，光通信通道2012是例如光学纤维。光路2016和 2018还包括一个或多个这里所述的本发明概念的光波导器件。0/E转换单元2004和2006 中的光耦合器将光通信通道2012上的光信号耦合到本发明概念的一个或多个光波导器件 以及将来自于本发明概念的一个或多个光波导器件的光信号耦合到光通信通道2012。本发 明概念的光耦合器和光波导可以与用于实施0/E转换单元2004和2006的0/E转换操作的 其它电路一起集成在形成于一个或更多体半导体衬底上的一个或多个半导体集成电路中， 如上文详细描述的那样。图33包含根据本发明概念另一实施方式的光波导和光耦合器件及方法能应用到 的处理系统2050的示意性框图。参考图33，系统2050包括CPU2052，其经由互连系统2063 与至少一个存储模块2058通信。存储模块2058能是例如双列直插存储模块(DIMM)。具体 地，DIMM 2058能是例如DRAMDIMM 2058。DIMM 2058包括安装在其上的多个独立的存储器 电路2070，例如DRAM存储器电路。在此实施方式中，CPU 2052和DMM 2058产生并处理电信号和光信号。与图32的 实施方式不同，在图33的实施方式中，0/E转换操作能在CPU 2052上和/或DIMM 2058上进 行。因此，CPU 2052能包括0/E转换单元2076，DIMM 2058能包括0/E转换单元2082。CPU 2052中的电路，大致指示为2078，经由电总线2080将电信号传送到0/E转换单元2076并传 送来自于0/E转换单元2076的电信号。DMM 2058中的电路，包括多个存储器电路2070， 经由电总线2084将电信号传送到0/E转换单元2082并传送来自于0/E转换单元2082的 电信号。互连系统2063包括光通信通道2062，其承载CPU 2052与DIMM 2058之间的光信 号并能是例如光学纤维。CPU 2052包括光连接器2072，通过光连接器2072，光信号从0/E 转换单元2076传输到光通信通道2062以及从光通信通道2062传输到0/E转换单元2076。 DIMM 2058包括光连接器2074，通过光连接器2074，光信号从0/E转换单元2082传输到光 通信通道2062以及从光通信通道2062传输到0/E转换单元2082。在此实施方式中，0/E转换单元2076和2082包括本发明概念的光通信器件，其在图33中分别集 体地标为2077和2083。S卩，光路2077和2083包括这里所述的本发明概念 的一个或更多光耦合器件，光耦合器件从光通信通道2062接收光信号并将光信号发送到 光通信通道2062，光通信通道2062例如是光学纤维。光路2077和2083还包括一个或多个 这里所述的本发明概念的光波导器件。0/E转换单元2076和2082中的光耦合器将光通信 通道2062上的光信号耦合到一个或多个本发明概念的光波导器件并将来自一个或多个本 发明概念的光波导器件的光信号耦合到光通信通道2062。本发明概念的光耦合器和光波导 可以与用于实施0/E转换单元2076和2082的0/E转换操作的其它电路一起集成在形成于 一个或更多体半导体衬底上的一个或多个半导体集成电路中，如上文详细描述的那样。图34包含根据本发明概念另一实施方式的光波导和光耦合器件及方法能应用到 的处理系统2100的示意性框图。参考图34，系统2100包括CPU2102，其经由互连系统2113 与至少一个存储器模块2108通信。存储器模块2108能是例如双列直插存储器模块(DIMM)。 具体地，DIMM 2108能是例如DRAM DIMM 2108。DIMM 2108包括安装在其上的多个独立存 储器电路2120，例如DRAM存储器电路。在此实施方式中，CPU 2102和DIMM 2108产生并处理电信号和光信号。与图32 的实施方式不同，在图34的实施方式中，0/E转换操作能在CPU 2102上和/或DIMM 2108 上进行，具体地，在每个DIMM存储器电路2120上进行。因此，CPU 2102能包括0/E转换单 元2126，每个存储器电路2120能包括0/E转换单元2121。CPU 2102中的电路，一般地标为 2128，经由电总线2130将电信号传送到0/E转换单元2126并传送来自0/E转换单元2126 的电信号。每个存储器电路2120中的电路，一般地标为2127，经由电总线2125将电信号传 送到各自的0/E转换单元2121并传送来自于各自的0/E转换单元2121的电信号。互连系统2113包括光通信通道2112，其承载CPU 2102与DIMM 2108之间的光信 号并能是例如光学纤维。CPU 2102包括光连接器2122，通过光连接器2122，光信号从0/E 转换单元2126传输到光通信通道2112以及从光通信通道2112传输到0/E转换单元2126。 DIMM 2108包括光连接器2124，通过光连接器2124，光信号经由光总线2134从0/E转换单 元2121传输到光通信通道2112以及从光通信通道2112传输到0/E转换单元2121。在此实施方式中，0/E转换单元2126和2121包括本发明概念的光通信器件，其在 图34中分别集体地标为2116和2123。S卩，光路2116和2123包括这里所述的本发明概念 的一个或多个光耦合器件，光耦合器件从光通信通道2112接收光信号并将光信号发送到 光通信通道2112，光通信通道2112例如是光学纤维。光路2116和2123还包括一个或多 个这里所述的本发明概念的光波导器件。在0/E转换单元2116和2123中的光耦合器将光 通信通道2112上的光信号耦合到本发明概念的一个或多个光波导器件并将来自本发明概 念的一个或多个光波导器件的光信号耦合到光通信通道2112。本发明概念的光耦合器和 光波导可以与用于实施0/E转换单元2126和2121的0/E转换操作的其它电路一起集成在 形成于一个或更多体半导体衬底上的一个或多个半导体集成电路中，如上文详细描述的那 样。具体地，本发明概念的光耦合器和光波导可以与独立的存储器电路2120例如DRAM存 储器电路集成在相同的芯片或管芯上。图35是存储器电路5010例如DRAM存储器电路的示意性功能图，具有本发明概念 的光耦合器和光波导器件，该光耦合器和光波导器件集成在其上形成有存储器电路的相同 芯片或管芯上。存储器电路5010包括用于DRAM存储器的电路5012，电路5012包括存储单元阵列5026以及外围和其它相关电路5028。器件5010上的所有电路通过电接触垫5024 连接到一个或更多电总线且经一个或多个电总线通信。器件上的一个或多个电总线在图35 中一般地标识为电总线5014。包括输入数据信号(DQ In)、寻址和控制信号(Addr/Ctrl)、时钟信号(CLK)和光 源的光信号通过根据本发明概念一或更多实施方式的光耦合器件5020例如从光学纤维光 学耦合到器件5010。来自光耦合器5020的光信号耦合到根据本发明概念一或更多实施方 式的光波导5018。光波导5018经由光学总线将光信号传遍整个器件。输入到器件中的 光信号通过波导5018耦合到光电探测器5016，光电探测器5016 解调光信号并将它们转换为电信号。被解调和转换的电信号输入到CMOS驱动电路5022， CMOS驱动电路5022驱动电总线5014上的电信号。从器件5010传输的光信号例如输出数据信号DQ Out从来自于光源并耦合到器 件5010的连续未调制光信号产生。来自器件5010的各种电部件的电信号用于在光调制器 5030中调制连续光信号。电信号从电总线5014发送到调制器5030，调制器5030利用电信 号来产生调制的光信号，调制的光信号沿光波导5018传输并通过耦合器件5020耦合到光
学纤维。图36是根据本发明概念一实施方式的本发明概念的光波导和光耦合器能应用到 的一部分计算或处理系统3000的示意性透视图。参考图36，系统3000包括主或母印刷电 路板(PCB) 3002，其能是光PCB。CPU 3004安装在PCB 3002上并耦接到亦安装在PCB 3002 上的0/E转换单元3006。0/E转换单元3006耦接到光学互连系统3008，光学互连系统3008 能包括形成在PCB 3002上或形成在PCB 3002中的一个或多个光波导。光学互连系统3008 通过光插座或光连接器3014连接到DIMM 3010，例如DRAM DMM。DIMM3010包括安装在 DIMM PCB 3012上的多个电路3016，诸如DRAM存储器电路，DIMM PCB 3012能是光PCB。光 源3014诸如激光二极管为系统3000提供光。每个存储器电路3016包括光信号输入/输出(I/O)接口(I/F)单元，如上文详细 描述的那样，光信号输入/输出接口单元为电路提供E/0转换。每个I/O I/F单元还提供 必要的光学器件，诸如根据本发明概念的光波导和光耦合器，从而将光信号传遍整个器件。源3014将优选的准直光供应到存储器件3016中的E/0转换电路，其根据即将传 输给CPU 3004的数据信号调制该源光。被调制的光数据信号沿着光学互连系统3008的波 导经由耦接到CPU 3004的0/E转换单元3006而被传送到CPU 3004。源3014还将光提供 到E/0转换单元3006，使得来自CPU3004的数据信号能经由光学互连系统3008而传送到 DIMM 3010。图37包含根据本发明概念一实施方式的本发明概念的光波导和光耦合器能应用 到的计算或处理系统3500的一部分的示意性横截面图。参考图37，系统3500包括安装在 主或母PCB 3002上并光耦合到主或母PCB 3002的DIMM 3010。安装构件3056可以是插 座3014的一部分，包括固定在母板3002上的导孔中的导销3054。DIMM 3010包括安装在 DMM光PCB 3012上的电路器件3016，诸如DRAM存储器电路，电路器件3016可以根据本发 明概念的器件，其中本发明概念的光波导和/或光耦合器与其它电路诸如DRAM存储器电路 集成在单个芯片或管芯上。器件3016包括电路芯片或管芯3040，诸如DRAM芯片或管芯，其包括根据硅光电子器件集成到芯片或管芯3040的光I/O部件3042。I/O部件3042可包括根据本发明概念的 一个或多个光波导和/或光耦合器结构。光信号经由I/O部件3042耦合到芯片3040。I/ O部件3042位于透明窗部件3044上方，透明窗部件3044允许光信号传到I/O部件3042以 及从I/O部件3042传输光信号。光还穿过折射率匹配胶3037，折射率匹配胶3037最小化 传到I/O部件3042以及从I/O部件3042传输的光的反射，同时将器件3016贴附到光PCB 3012的顶部。 到达器件的I/O部件3042以及来自器件的I/O部件3042的光信号穿过形成在光 PCB 3012中的波导3032行进。波导3032可包括在器件3016下面的90度转弯，并可以包 括45度反射器以指引在I/O部件3042与波导3032之间的光信号。DIMM 3010通过微球透镜阵列3050光耦合到母PCB 3002，微球透镜阵列3050在 形成于DIMM 3010的光PCB 3012中的波导3032与形成在光母PCB 3002中的另一波导3008 之间传导光信号。局部反射元件3052引导波导3008与波导3032之间的光信号。器件3016也可以通过焊料球3036和金属线3062电耦接并机械耦接到PCB 3012。 器件被聚合物模塑材料3034包封。这里描述的本发明概念的光学器件可应用于所有类型的光通信和互连器件及系 统。虽然为了说明本发明概念而描述了线型波导结构，但是本发明概念还可应用于其它类 型的结构。图38A至38C为可应用本发明概念的光学互连例如波导结构的示意性透视图。 图38A示出平面型波导结构3702 ；图38B示出线型波导结构3704 ；图38C示出光分流器结 构3706。所有结构包括芯区(标为WG)和包区，光信号穿过芯区传播，包区的折射率低于芯 区从而将光信号限制在芯区内。图39为封装器件1201的示意性横截面图，封装器件1201包括根据本发明概念的 实施方式的光学器件。封装器件1201包括印刷电路板1204，根据本发明概念的实施方式， 集成电路芯片或器件1202安装在印刷电路板1204上。集成电路器件1202能包括在电路 管芯上与其它集成电路例如Si光电子电路集成的本发明概念的一个或多个光波导和/或 光耦合器件。印刷电路板1204安装在集成电路封装1208内。到和来自集成电路器件1202的光信号通过一个或多个光学纤维1206耦合到器件 1202。纤维1206的末端通过根据这里描述的本发明概念实施方式的光耦合器件而耦合到 器件1202。封装内的框架1205和1203稳固地且关于集成器件1202以适当角度地保持住 纤维1206。本发明可应用于任意类型的处理系统、显示系统、通信系统或其中信号能光学地 传输的其它这样的系统。图40是可应用本发明概念的一般处理、通信或显示系统4000的 示意性框图。参考图40，系统4000包括经由光总线4012与系统4000的其它部件光通信的 处理器4010。处理器4010能包括0/E转换电路，0/E转换电路包括根据本发明概念的一个 或多个光波导和光耦合器件。一个或多个半导体存储器件4002也光耦合到光总线4012。 存储器件能包括0/E转换电路，0/E转换电路包括根据本发明概念的一个或多个光波导和 光耦合器件。电源4006也能耦接到系统总线4012。用户接口 4008提供来自用户的输入和 到用户的输出。本发明概念在这里已经描述为制造在体半导体衬底上或体半导体衬底中，特别 地，在体硅衬底上或体硅衬底中。本发明概念不限于在体硅中制造的光学器件。可以使用其它材料。例如，诸如锗的其它半导体材料能用作用于本发明概念的集成光学器件的衬底。虽然参考其示范性实施方式已经具体显示和描述了本发明，然而本领域一般技术 人员可以理解，在不脱离由权利要求所界定的本发明的精神和范围的情况下，可以作出形 式和细节上的各种变化。本申请要求2009年12月3日向韩国知识产权局提交的韩国专利申请 10-2009-0119107和2010年1月11日提交的韩国专利申请10-2010-0002390和 10-2010-0002391的优先权，其全部内容通过引用 合并于此。
权利要求
1.一种光学器件，包括 设置在半导体衬底中的沟槽；设置在所述沟槽中的第一包层；以及 设置在所述第一包层之上的至少一个芯区。
2.如权利要求1所述的光学器件，其中所述半导体衬底包括体单晶硅，所述沟槽包括 与所述半导体衬底的表面基本垂直的侧壁。
3.如权利要求2所述的光学器件，其中所述光学器件包括至少一个波导结构和至少一 个光耦合器结构，所述芯区的第一侧壁离所述沟槽的第一侧壁距离dl，所述芯区的第二侧 壁离所述沟槽的第二侧壁距离d2。
4.如权利要求3所述的光学器件，其中距离dl和d2大于约0.27 μ m，所述波导中的泄 漏损失小于ldB/mm。
5.如权利要求3所述的光学器件，其中所述第一包层的顶表面低于所述半导体衬底的 顶表面，距离dl和d2大于约0. 35 μ m，所述波导中的泄漏损失小于ldB/mm。
6.如权利要求3所述的光学器件，其中所述波导结构耦合到所述光耦合器结构，所述光耦合器结构包括以下中的至少一个 设置在所述第一包层的一部分顶表面中的光栅，垂直光栅耦合器，光束方向改变器件，光收 发器和光-电转换器件；且所述光耦合器结构包括与所述波导结构的顶表面基本共平面设置的顶表面。
7.如权利要求1所述的光学器件，还包括反射构件，该反射构件是邻近所述第一包层 设置和设置在所述第一包层中的至少一种情况，该反射构件包括以下中的至少一种金属 反射器、布拉格反射器、分布式布拉格反射器、以及至少包括第一材料层和第二材料层且第 一和第二材料层每个都接触第三材料层的结构，第三材料层具有与第一和第二材料层不同 的折射率。
8.如权利要求1所述的光学器件，还包括第二包层，设置为覆盖所述芯区的顶表面和 侧壁的至少一部分。
9.如权利要求1所述的光学器件，其中所述芯区包括以下中的至少一种有缺陷单晶 硅、单晶硅、大晶粒多晶硅、以及晶化非晶硅。
10.一种光学器件，包括设置在体单晶硅中的沟槽，该沟槽的侧壁基本垂直于所述硅衬底的表面或者向外倾斜 以使得在沟槽的表面处的沟槽宽度大于在沟槽的底部处的沟槽宽度；设置在所述沟槽中并具有顶表面的的第一包层，该顶表面是以下情况中的一种与所 述硅衬底的表面基本共平面、在所述硅衬底的表面之下、在所述硅衬底的表面之上；设置在该第一包层之上的芯区，包括有缺陷单晶硅、单晶硅、大晶粒多晶硅和晶化非晶 硅中的至少一种，其中所述芯区设置来提供至少一个波导，该波导耦合到至少一个垂直光 耦合器，该垂直光耦合器的顶表面与所述波导的顶表面基本共平面；以及 第二包层，设置来覆盖所述芯区的顶表面和侧壁的至少一部分。
11.一种制造光学器件的方法，包括 在硅衬底中形成沟槽；基本在所述沟槽内形成第一包层；以及在所述第一包层上形成芯区。
12.如权利要求11所述的方法，其中所述第一包层由具有通式SixNyOz的电介质材料形成；所述第一包层的顶表面与所述硅衬底的顶表面基本共平面或者低于所述硅衬底的顶 表面；且所述硅衬底包括体单晶硅。
13.如权利要求11所述的方法，还包括利用所述芯区形成至少一个波导和至少一个光華禹合器。
14.如权利要求13所述的方法，还包括形成反射层，该反射层设置为以下之一在所述 第一包层之下，在所述第一包层之上，以及在所述第一包层内，且该反射层邻近以下中至少 一个的至少一部分设置波导、光耦合器、以及将所述波导耦合到所述光耦合器的区域。
15.如权利要求11所述的方法，还包括形成第二包层，该第二包层覆盖所述芯区的顶 表面和侧表面的至少一部分。
16.如权利要求11所述的方法，其中形成所述芯区还包括形成有缺陷单晶硅、单晶硅、 大晶粒多晶硅、晶化多晶硅和晶化非晶硅中的至少一种的层。
17.如权利要求12所述的方法，还包括形成具有基本垂直侧壁的所述沟槽，该基本垂 直侧壁基本垂直于所述硅衬底的顶表面。
18.如权利要求13所述的方法，还包括形成所述光耦合器以具有与所述波导的顶表面 共平面的顶表面。
19.如权利要求11所述的方法，还包括形成光栅、垂直光栅耦合器、光-电转换器、 电-光转换器和光收发器中的至少一种。
20.如权利要求14所述的方法，其中形成所述反射层包括形成以下中的至少一种金 属反射层、布拉格反射器、分布式布拉格反射器、以及至少包括第一材料层和第二材料层且 第一材料层和第二材料层每个都形成得直接接触第三材料层的结构，该第三材料层具有与 所述第一材料层和所述第二材料层不同的折射率。
全文摘要
本发明涉及光学器件及其制造方法。光波导和光耦合器件包括形成在体半导体衬底例如体硅衬底中的沟槽。底包层形成在沟槽中，芯区形成在底包层上。反射元件诸如分布式布拉格反射器能形成在耦合器件和/或波导器件下面。因为光学器件集成在体衬底中，所以根据硅光电子技术，光学器件能容易地在芯片或管芯上与其它器件集成。具体地，例如，光学器件能集成在DRAM存储器电路芯片管芯中。
文档编号G02B6/13GK102141650SQ201010578730
公开日2011年8月3日 申请日期2010年12月3日 优先权日2009年12月3日
发明者卜镇权, 姜泌圭, 朴允童, 池晧哲, 河镜虎, 罗敬远, 裵大录, 邢庸宇, 金奇南 申请人:三星电子株式会社