触发器、移位寄存器、显示驱动电路、显示装置、显示面板的制作方法

专利名称：触发器、移位寄存器、显示驱动电路、显示装置、显示面板的制作方法
技术领域：
本发明涉及触发器和各种显示驱动器。
背景技术：
用图75(a)表示液晶显示装置的栅极驱动器等所用的现有的触发器的结构。如该图所示，现有的触发器(FF) 900，包括五个P沟道晶体管(ρ 100、plOl、ρ102、ρ103、ρ 104) 和五个N沟道晶体管(η100、η101、η102、η103、η104)，具有SB(Set bar 反转置位)端子、 R(Reset 复位)端子、Q (输出)端子、QB (反转输出)端子和INITB (Initial bar 反转初始)端子。另外，以下将输入到SB端子的信号称为SB (Set bar 反转置位)信号，将输入到R端子的信号称为R(Reset)信号，将输入到INITB端子的信号称为INITBanitial bar 反转初始)信号，将从Q端子输出的信号称为Q (输出)信号，将从QB端子输出的信号称为 QB(反转输出)信号。另外，设VDD(高电位侧电源)的电位为Vdd，设VSS(低电位侧电源) 的电位为Vss。在此，plOO的源极与VDD (高电位侧电源)连接，plOO的漏极、nlOO的漏极、pl02 的漏极、nl02的漏极、pl04的栅极、nl04的栅极和Q端子连接，nlOO的源极与nlOl的漏极连接，nlOl的源极与VSS(低电位侧电源)连接。另外，plOl的源极与VDD连接，plOl的漏极与pl02的源极连接，nl02的源极与nl03的漏极连接，nl03的源极与VSS连接，pl04的源极与VDD连接，pl04的漏极与nl04的漏极连接，nl04的源极与VSS连接。另外，plOl的栅极、nlOO的栅极和R端子连接，plOO的栅极、nlOl的栅极、nl03的栅极和SB端子连接， P103的源极与VDD连接，pl03的栅极与INITB端子连接，pl02的栅极、nl02的栅极、pl03 的漏极和QB端子连接。在FF900中，plOO构成置位(set)电路SC，nlOO构成复位(reset) 电路RC，nlOl构成优先决定电路PDC，pl03构成初始化电路IC，plOl和nl03分别构成锁存解除电路LRC，pl02、nl02、pl04和nl04构成锁存电路LC。图75 (b)是表示FF900的动作的时序图(timing chart)，图75 (c)是FF900的真值表。SB信号为有效(active) ( = Low)且R信号为无效(=Low)的情况((b)的期间 tl)的FF900的动作如下。当SB信号为有效(=Low)时，plOO (置位电路SC)导通(0N)，Q 端子经由PlOO与VDD (高电位侧电源)连接而Q信号变为有效( = High)。SB端子与nl03 的栅极连接，SB信号为Low的期间由于nl03(锁存解除电路LRC)断开(0FF)，所以Q端子不与VSS (低电位侧电源)短路。因此，能够使Q信号稳定地保持有效( = High)。由于Q 端子与P104的栅极和nl04的栅极连接，所以Q信号为High的期间，pl04断开且nl04导通而使QB端子经由nl04与VSS (低电位侧电源)连接，QB信号为有效(=Low)。由于QB 信号与P102的栅极和nl02的栅极连接，所以QB信号为Low的期间，pl02导通且nl02断开，另外，由于R信号为Low的期间，plOl (锁存解除电路LRC)导通，所以Q端子经由plOl 和P102与VDD (高电位侧电位)连接。像这样，在期间tl，Q信号为有效( = High)、QB信号为有效(=Low)(参照(c)的A)。
SB信号为无效(=High)且R信号为无效(=Low)的情况((b)的期间t2)的 FF900的动作如下。当SB信号为High且R信号为Low时，nl03导通，pl01、nl03 (锁存解除电路LRC)均导通，因此通过由pl02、nl02构成的反转器(inverter)和由pl04、nl04构成的反转器来构成锁存电路(锁存电路LC变为导通)。此时，向Q端子供给VDD的plOO (置位电路SC)和供给Vss的nlOO (复位电路RC)均断开，所以不向锁存电路LC供给电位。通过该锁存状态，保持SB信号变化前的状态，在t2也保持tl的状态OH言号为High且QB信号为Low)(参照(c)的C)。SB信号为无效(=High)且R信号为有效(=High)的情况((b)的期间t3)的 FF900的动作如下。当R信号为有效(=High)时，nlOO (复位电路RC)导通。由于SB信号为High，所以nl01(优先决定电路PDC)导通。由于nlOO、nlOl导通，所以Q端子与VSS 连接。R信号为High时，plOl(锁存决定电路)断开而使Q端子不会与VDD短路。因此，能够使Q信号稳定地保持为无效( = Low)。另外，Q信号为Low时，nl04断开且pl04导通，所以QB端子与VDD连接，QB信号为High。另外，QB信号为High且SB信号为High时，nl02 和nl03 (锁存解除电路LRC)均导通且pl02断开，因此Q端子经由nl02、nl03与VSS连接。 像这样，在期间t3，Q信号为无效(=Low)，QB信号为无效(=High)(参照图75 (c)的D)。SB信号为无效(=High)且R信号为无效(=Low)的情况((b)的期间t4)的 FF900的动作如下。当SB信号为High且R信号为Low时，pl01、nl03 (锁存解除电路LRC) 均导通，所以锁存电路LC导通。因此，保持R信号变化前的状态，在t4也保持t3的状态⑴ 信号为Low且QB信号为High)。由于反转初始(Initial bar)信号(初始化信号)INITB信号通常为无效(= High)，所以pl03(初始化电路IC)通常断开。在要初始化触发器的情况下，通过使INITB 信号变为有效，能够强制地决定触发器的输出OH言号)。在FF900中，当使INITB信号为有效( = Low)时，pl03导通而使QB端子与VDD连接，QB信号变为High。QB信号为High时， nl02导通，另外，SB信号为无效(=High)时，nl03也导通，所以Q端子经由nl02、nl03与 VSS连接，Q信号变为无效(=Low)。另夕卜，nlOl (优先决定电路)在SB信号和R信号同时为有效的情况下，决定哪个优先。在FF900中，在SB信号为有效(=Low)且R信号为有效(=High)的情况下，虽然 PlOO和nlOO导通，但由于nlOl (优先决定电路)断开，所以复位电路RC与VSS电断开，Q 端子经由PlOO与VDD连接。即，以SB信号为优先。现有技术文献专利文献专利文献1 日本公开特许公报“特开2001-135093号公报(
公开日2001年5月 18 日)，，

发明内容
发明要解决的课题在上述现有的触发器中，电路面积大，阻碍了使用该触发器的设备(移位寄存器和各种显示驱动器)的小型化。本发明的目的在于实现触发器、移位寄存器或各种显示驱动器的小型化。
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用于解决课题的手段本发明的触发器的特征在于，包括由P沟道的第一晶体管和N沟道的第二晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第一 CMOS电路；由P沟道的第三晶体管和 N沟道的第四晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第二 CMOS电路；多个输入端子；以及第一输出端子和第二输出端子，第一 CMOS电路的栅极侧、第二 CMOS电路的漏极侧和第一输出端子连接，并且第二 CMOS电路的栅极侧、第一 CMOS电路的漏极侧和第二输出端子连接，上述触发器具有栅极端子和源极端子分别与不同的输入端子连接的输入晶体管。另外，上述输入晶体管的漏极端子，直接或经由中继晶体管与第一输出端子连接。在本申请中，将晶体管(P沟道或N沟道)所具有的两个导通电极中的输出侧称为漏极端子。根据上述结构，即使不设置现有技术所需的优先决定电路，也能够在输入到上述不同的输入端子的信号各自同时变为有效时使某一个优先而进行输出。由此，实现触发器的小型化。发明效果如上所述，能够实现触发器或移位寄存器、各种显示驱动器的小型化。


图1是说明实施方式1的触发器的电路图(a)、时序图(b)和真值表(C)。图2是说明实施方式1的另一触发器的电路图(a)、时序图(b)和真值表(C)。图3是说明实施方式2的触发器的电路图(a)、时序图(b)和真值表(c)。图4是说明实施方式2的另一触发器的电路图(a)、时序图(b)和真值表(c)。图5是说明实施方式3的触发器的电路图(a)、时序图(b)和真值表(c)。图6是说明实施方式3的另一触发器的电路图(a)、时序图(b)和真值表(c)。图7是说明实施方式2的又一触发器的电路图(a)、时序图(b)和真值表(c)。图8是说明实施方式2的又一触发器的电路图(a)、时序图(b)和真值表(c)。图9是说明实施方式3的又一触发器的电路图(a)、时序图(b)和真值表(c)。图10是说明实施方式3的又一触发器的电路图(a)、时序图(b)和真值表(c)。图11是说明实施方式2的又一触发器的电路图(a)和真值表(b)。图12是说明实施方式2的又一触发器的电路图(a)和真值表(b)。图13是说明实施方式3的又一触发器的电路图(a)和真值表(b)。图14是说明实施方式3的又一触发器的电路图(a)和真值表(b)。图15是说明实施方式2的又一触发器的电路图(a)和真值表(b)。图16是说明实施方式2的又一触发器的电路图(a)和真值表(b)。图17是说明实施方式3的又一触发器的电路图(a)和真值表(b)。图18是说明实施方式3的又一触发器的电路图(a)和真值表(b)。图19是说明实施方式1的又一触发器的电路图(a)和真值表(b)。图20是说明实施方式1的又一触发器的电路图(a)和真值表(b)。图21是说明实施方式1的又一触发器的电路图(a)和真值表(b)。图22是说明实施方式2的又一触发器的电路图(a)和真值表(b)。图23是说明实施方式3的又一触发器的电路图(a)和真值表(b)。
图M是说明实施方式1的又一触发器的电路图(a)和真值表(b)。图25是说明实施方式1的又一触发器的电路图(a)和真值表(b)。图沈是说明实施方式1的又一触发器的电路图(a)和真值表(b)。图27是说明实施方式1的又一触发器的电路图(a)和真值表(b)。图观是表示本发明装置的结构的示意图。图四是表示图观所示的显示装置的移位寄存器的各段的电路图。图30是表示图28的显示装置的驱动方法的时序图。图31是表示本显示装置的另一结构的示意图。图32是表示本显示装置的又一结构的示意图。图33是表示图32所示显示装置的移位寄存器的各段的电路图。图34是表示图32的显示装置的驱动方法的时序图。图35是表示本显示装置的又一结构的示意图。图36是表示本显示装置的又一结构的示意图。图37是表示本显示装置的又一结构的示意图。图38是表示图37所示显示装置的移位寄存器的各段的电路图。图39是表示图37所示显示装置的G-CS驱动器的D锁存电路的电路图。图40是表示图37的显示装置的驱动方法的时序图。图41是表示图37的显示装置的驱动方法的时序图。图42是表示本显示装置的又一结构的示意图。图43是表示图42所示显示装置的移位寄存器的各级的电路图。图44是表示图42所示显示装置的驱动方法的时序图。图45是表示图42所示显示装置的驱动方法的时序图。图46是表示本显示装置的又一结构的示意图。图47是表示图46所示显示装置的驱动方法的时序图。图48是表示图46所示显示装置的驱动方法的时序图。图49是表示图43的变形例的电路图。图50是表示图40、44的变形例的时序图。图51是表示本显示装置的又一结构的示意图。图52是表示图51所示显示装置的移位寄存器的各级的电路图。图53是表示图51的显示装置的驱动方法的时序图。图M是表示图51所示显示装置的移位寄存器的NAND电路的电路图。图55是表示本显示装置的又一结构的示意图。图56是表示图55的显示装置的驱动方法的时序图。图57是表示图55的显示装置的驱动方法的时序图。图58是表示本显示装置的又一结构的示意图。图59是表示图58的显示装置的驱动方法的时序图。图60是表示图58的显示装置的驱动方法的时序图。图61是表示本显示装置的又一结构的示意图。图62是表示图61所示显示装置的移位寄存器的各级的电路图。
图63是表示图61的显示装置的驱动方法的时序图。图64是表示本显示装置的又一结构的示意图。图65是表示图64所示显示装置的移位寄存器的各级的电路图。图66是表示本显示装置的又一结构的示意图。图67是表示本显示装置的又一结构的示意图。图68是表示本显示装置的又一结构的示意图。图69是表示图68所示显示装置的移位寄存器的各级的电路图。图70是说明本显示装置所用的另一触发器的电路图(a)、时序图(b)和真值表
(C)。图71是说明本显示装置所用的又一触发器的电路图(a)和真值表(b)。图72是说明实施方式3的又一触发器的电路图(a)和真值表(b)。图73是表示图40、44的又一变形例的时序图。图74是表示图40、44的又一变形例的时序图。图75是表示现有的触发器的结构的电路图。
具体实施例方式基于图1 图74对本发明的实施方式进行说明如下。另外，在下述中，在置位复位(set reset)型触发器(以下适宜简记作FF)的置位用端子(S端子或SB端子)输入置位用信号(S信号或SB信号)，在复位用端子(R端子或RB端子)输入复位用信号(R信号或RB信号)，在初始化用端子(INIT端子或INITB端子)输入初始化用信号(INIT信号或 INITB信号)；从输出端子⑴端子)输出Q信号，从反转输出端子(QB端子)输出QB信号。 另外，设高电位侧电源(VDD)的电位为Vdd (以下适宜记作High)，设低电位侧电源(VSS)的电位为Vss (以下适宜记作Low)。S信号(置位信号)、R信号(复位信号)、INIT信号(初始化信号)和Q信号(输出信号)是有效时为High的信号，SB信号(Set bar信号反转置位信号)、RB信号(Reset bar信号反转复位信号)、INITB信号(Initial bar信号反转初始信号)和QB信号(反转输出信号)是有效时为Low的信号。[触发器的方式1]图1(a)是表示实施方式1的触发器的结构的电路图。如该图所示，FFlOl具有 构成CMOS电路的P沟道晶体管pi和N沟道晶体管nl ；构成CMOS电路的P沟道晶体管p2 和N沟道晶体管n2 ；SB端子；RB端子；Q端子、QB端子；和INIT端子。pi的栅极、nl的栅极、P2的漏极、n2的漏极和Q端子连接，并且pi的漏极、nl的漏极、p2的栅极、n2的栅极和QB端子连接，pi的源极与SB端子连接，ρ2的源极与RB端子连接，nl的源极与INIT端子连接，n2的源极与VSS (低电位侧电源)连接。在此，pl、nl、p2和π2构成锁存电路LC。图1(b)是表示FFlOl的动作的时序图(ΙΝΙΤ信号为无效的情况)，图1(c)是 FFlOl的真值表(ΙΝΙΤ信号为无效的情况)。SB信号为有效(=Low)且RB信号为无效(=High)的情况(期间tl)的FF101 的动作如下。当SB信号为有效( = Low)时，由于以前在Q信号为Low且QB信号为High 的情况下Pl导通，所以QB端子的电位降低至Vss+Vth(阈值电压)。当QB端子的电位接近Vss时，p2导通而π2断开(在π2的阈值为Vth以上的情况下η2完全断开)，此时RB信号为无效(=High = Vdd)，因此Q信号为High。由于Q端子与pi的栅极和nl的栅极连接，因此当Q信号为High时，pi断开且nl导通。当nl导通时，INIT信号在初始化时以外的时间为Low(Vss)，因此QB信号也为Low(Vss)。另外，当QB信号为Low时，p2导通且n2 断开，因此Q端子从VSS离开，输出RB信号(High = Vdd)。像这样，QB信号，虽然想要瞬间地移至Vss+Vth，但因Q信号通过锁存电路LC反馈而稳定在Low (Vss)。另外，在SB信号从 High移至Low时，在pi的漏极没有连接导通状态的晶体管，因此不需要锁存解除电路。SB信号为无效(=High)且RB信号为无效(=High)的情况下(期间t2)的 FFlOl的动作如下。当SB信号为High且RB信号为High时，INIT信号在初始化时以外的时间为L0w(Vss)，因此锁存电路LC导通。因此，保持SB信号变化前的状态，在t2也保持 tl的状态⑴信号为High且QB信号为Low)。SB信号为无效( = High)且RB信号为有效( = Low)的情况(期间t3)下的FFlOl 的动作如下。当RB信号为有效( = Low)时，由于以前在Q信号为High且QB信号为Low 的情况下p2导通，所以Q端子的电位降低至Vss+Vth(阈值电压)。当Q端子的电位接近 Vss时，pi导通而nl断开(在nl的阈值为Vth以上的情况下nl完全断开)，此时SB信号为无效(=High = Vdd)，因此QB信号为High。由于QB端子与p2的栅极和n2的栅极连接，因此当QB信号为High时，p2断开且π2导通。当π2导通时，Q端子与VSS连接，Q信号为L0w(Vss)。另外，当Q信号为Low时，pi导通且nl断开，因此QB端子从INIT离开，输出 SB信号(High = Vdd)。像这样，Q信号，虽然想要瞬间地移至Vss+Vth，但因QB信号被锁存电路LC反馈而稳定在Low (Vss)。另外，在RB信号从High移至Low时，在p2的漏极没有连接导通状态的晶体管，因此不需要锁存解除电路。SB信号为无效(=High)且RB信号为无效(=High)的情况(期间t4)的FFlOl 的动作如下。当SB信号为High且RB信号为High时，INIT信号在初始化时以外的时间为 Low(Vss)，因此锁存电路LC导通。因此，保持RB信号变化前的状态，在t4也保持t3的状态⑴信号为Low且QB信号为High)。INIT信号为有效(=High)时(初始化时)的FFlOl的动作如下。首先，在INIT 信号为有效以前Q信号为Low且QB信号为High的情况下，nl断开，因此即使INIT信号为 High也不会影响触发器的输出⑴信号为Low，QB信号为High)。在INIT信号为有效以前 Q信号为High且QB信号为Low的情况下，nl导通，因此QB端子的电位上升至Vdd-Vth (阈值电压)。当QB端子的电位接近Vdd时，n2导通而ρ2断开(在ρ2的阈值为Vth以上的情况下Ρ2为完全断开)，Q端子与VSS连接，Q信号为Low( = Vss)。由于Q端子与pi的栅极和nl的栅极连接，因此当Q信号为Low时，nl为切断且pi导通。当pi导通时，由于此时SB信号为无效(=High = Vdd)，所以QB信号也为High。另夕卜，当QB信号为High时， n2导通且p2断开，因此Q端子从RB端子离开，输出Low(Vss)。像这样，QB信号，虽然想要瞬间地移至Vdd-Vth，但因Q信号被锁存电路LC反馈而稳定在High(Vdd)。由于能够用以上的方法初始化，所以不需要初始化电路。另外，在SB信号和RB信号均为有效(=Low)的情况下，Q端子和QB端子均为 Vss+Vth，而使pl、p2、nl和n2导通，变为浮置状态(floating)。因此，输出⑴信号*QB信号)变为不定。像这样，在FFlOl中，由pl、nl、p2和n2(两个CMOS)构成锁存电路，并且将pi的源极与SB端子连接，将p2的源极与RB端子连接，且将nl的源极与INIT端子连接，由此以去掉现有技术(参照图70)所需的置位电路、复位电路、锁存解除电路和初始化电路的方式，实现置位、锁存、复位和初始化。另外，也可以在图1(a)中将nl的源极与VSS连接，采用如图21(a)的FF105的结构。FF105的真值表如图21(b)所示。图2(a)是表示图1(a)的一个变形例的FF102的结构的电路图。如图2(a)所示， FF102具有构成CMOS电路的P沟道晶体管p3和N沟道晶体管n3 ；构成CMOS电路的P沟道晶体管P4和N沟道晶体管n4 ；S端子；R端子；Q端子、QB端子；和INITB端子。ρ3的栅极、η3的栅极、ρ4的漏极、η4的漏极和Q端子连接，ρ3的漏极、η3的漏极、ρ4的栅极、η4的栅极和QB端子连接，η4的源极与S端子连接，η3的源极与R端子连接，ρ4的源极与INITB 连接，Ρ3的源极与VDD (高电位侧电源)连接。在此，ρ3、η3、ρ4和n4构成锁存电路LC。图2(b)是表示FF102的动作的时序图(ΙΝΙΤΒ信号为无效的情况)，图2 (c)是 FF102的真值表(INITB信号为无效的情况)。如图2(b)、图2(c)所示，FF102的Q信号， 在S信号为Low(无效)且R信号为Low(无效)的期间为保持状态，在S信号为Low(无效)且R信号为High (有效)的期间为Low (无效)，在S信号为High (有效)且R信号为 Low(无效)的期间为High (有效)，在S信号为High (有效)且R信号为High (有效)的期间为不定状态。图19(a)是表示实施方式1的触发器的另一结构的电路图。如该图所示，FF103具有构成CMOS电路的P沟道晶体管Pl和N沟道晶体管m ；构成CMOS电路的P沟道晶体管 P2和N沟道晶体管N2 ；SB端子；R端子；INITB端子；和Q端子、QB端子，Pl的栅极、附的栅极、P2的漏极、N2的漏极和Q端子连接，并且Pl的漏极、m的漏极、P2的栅极和N2的栅极连接，SB端子与Pl的源极连接，R端子与m的源极连接，INITB端子与P2的源极连接， N2的源极与VSS连接。在此，Pl、m、P2和N2构成锁存电路LC。图19(b)是表示FF103的动作的真值表(INITB信号为无效的情况)。如图19(b) 所示，FF103的Q信号，在SB信号为High(无效)且R信号为High(有效)的期间为Low(无效)，在SB信号为High (无效)且R信号为Low (无效)的期间为保持状态，在SB信号为 Low (有效)且R信号为High (有效)的期间为不定，在SB信号为Low (有效)且R信号为 Low (无效)的期间为High (有效)。图20(a)是表示作为图19(a)的一个变形例的FF104的结构的电路图。如该图所示，FF104具有构成CMOS电路的P沟道晶体管P3和N沟道晶体管N3 ；构成CMOS电路的 P沟道晶体管P4和N沟道晶体管N4 ；S端子；RB端子；INIT端子；和Q端子、QB端子，P3的栅极、N3的栅极、P4的漏极、N4的漏极和Q端子连接，并且P3的漏极、N3的漏极、P4的栅极和N4的栅极连接，S端子与N4的源极连接，RB端子与P4的源极连接，INIT端子与N3的源极连接，P3的源极与VDD连接。在此，P3、N3、P4和N4构成锁存电路LC。图20(b)是表示FF104的动作的真值表(INITB信号为无效的情况)，如图20 (b)所示，FF104的Q信号，在S信号为High (有效)且RB信号为High (无效)的期间为High (无效)，在S信号为High (有效)且RB信号为Low (有效)的期间为不定，在S信号为Low (无效)且RB信号为High(无效)的期间为保持状态，在S信号为Low(无效)且RB信号为 Low (有效)的期间为Low (无效)。
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[触发器的方式2]图3(a)是表示实施方式2的触发器的结构的电路图。如该图所示，FF201具有 构成CMOS电路的P沟道晶体管p6和N沟道晶体管π5 ；构成CMOS电路的P沟道晶体管p8 和N沟道晶体管π7 ；P沟道晶体管ρ5、ρ7 ；N沟道晶体管η6、η8 ；SB端子；RB端子；INITB端子；和Q端子、QB端子，ρ6的栅极、η5的栅极、ρ7的漏极、ρ8的漏极、η7的漏极和QB端子连接，并且Ρ6的漏极、η5的漏极、ρ5的漏极、ρ8的栅极、η7的栅极和Q端子连接，η5的源极与η6的漏极连接，η7的源极与η8的漏极连接，SB端子与ρ5的栅极和η6的栅极连接，RB 端子与Ρ5的源极、ρ7的栅极和π8的栅极连接，INITB端子与ρ6的源极连接，ρ7和ρ8的源极与VDD连接，η6和η8的源极与VSS连接。在此，ρ6、η5、ρ8和η7构成锁存电路LC，ρ5作为置位晶体管ST起作用，ρ7作为复位晶体管RT起作用，n6和π8分别作为锁存解除晶体管 (释放晶体管，release transistor) LRT起作用。图3(b)是表示FF201的动作的时序图(INITB信号为无效的情况)，图3 (c)是 FF201的真值表(INITB信号为无效的情况)。如图3(b)、图3(c)所示，FF201的Q信号，在 SB信号为Low (有效)且RB信号为Low (有效)的期间为Low (无效)，在SB信号为Low (有效)且RB信号为High (无效)的期间为High (有效)，在SB信号为High (无效)且RB信号为Low(有效)的期间为Low(无效)，在SB信号为High(无效)且RB信号为High(无效)的期间保持状态。例如，在图3(b)的tl，RB端子的Vdd输出到Q端子，π7导通，Vss(L0w)输出到QB 端子。在t2，SB信号为High，p5断开(OFF)，n6导通(ON)，所以维持tl的状态。在t3，由于RB信号为Low，所以p7导通，Vdd(High)输出到QB端子，进而，n5导通，Vss输出到Q端子。另外，在SB信号和RB信号均为Low(有效)的情况下，p7导通，Vdd(High)输出到QB 端子，经由P5输出Vss+Vth(p5的阈值电压)到Q端子。进而，在INITB信号为有效的期间，当SB信号和RB信号均为无效时，FF201的Q信号和QB信号均为无效。例如，在INITB信号为Low(有效)的期间，在从SB信号和RB信号均为Low(有效)的状态(状态A)，变为SB信号和RB信号均为High (无效)状态(状态X)的情况下， 在状态A，p7导通且p6断开，Vdd(High)输出到QB端子，Vss输出到Q端子，但在状态X下 P6保持断开，因此Q端子和QB端子的输出不从状态A变化。另外，在INITB信号为Low (有效)的期间，在从SB信号为High(无效)且RB信号为Low(有效)的状态(状态B)，变为SB信号和RB信号均为High (无效)状态(状态X)的情况下，在状态B，p7和n5导通， Vdd(High)输出到QB端子，Vss (Low)输出到Q端子，但在状态X下p6保持断开，因此Q端子和QB端子的输出不从状态B变化。而且，在INITB信号为Low(有效)的期间，在从SB 信号为Low (有效)且RB信号为High (无效)的状态(状态C)，变为SB信号和RB信号均为High (无效)的状态(状态X)的情况下，在状态C，Q端子和QB端子的输出变得不定，但在状态X，在即将向状态X变化前P6导通的情况下，Q端子瞬间地变为Vss+Vth (p6的阈值电压)，因此p8导通，Vdd(High)输出到QB端子。另外，由于连接有QB端子的n5导通，所以Q端子变为Vss (Low)。在即将向状态X变化前p6断开的情况下，构成锁存电路LC的p6 断开，因此构成反转器的一个晶体管n5变为导通。因此，Vss (Low)输出到Q端子，栅极与Q 端子连接的P8导通，因此Vdd(High)输出到QB端子。即，不论状态C是哪种不定状态，在状态X，Q端子为Vss (Low)，QB端子为Vdd (High)。像这样，在FF201中，由p6、n5、p8和n7(两个CMOS)构成锁存电路，并且将RB端子与作为复位晶体管RT起作用的p7的栅极和作为置位晶体管ST起作用的p5的源极连接，且将P6的源极与INITB端子连接，由此以去掉现有技术(参照图70)所需的优先决定电路和初始化电路的方式，实现置位、锁存、复位、SB信号和RB信号同时为有效时的优先决定和初始化的各动作。如上所述，在FF201中，当SB信号和RB信号同时为有效时以RB信号(复位)为优先，输出QB变为无效。另外，图3(a)中也可以将p6的源极与VDD连接，采用如图22(a)的FF209所示的结构。FF209的真值表如图22(b)所示。图4(a)是表示图3(a)的一个变形例的FF202的结构的电路图。如该图所示， FF202具有构成CMOS电路的P沟道晶体管plO和N沟道晶体管nlO ；构成CMOS电路的P 沟道晶体管pl2和N沟道晶体管nl2 ；P沟道晶体管p9、pll ；N沟道晶体管n9、nl2 ；S端子； R端子；INIT端子；和Q端子、QB端子，plO的栅极、nlO的栅极、pl2的漏极、nl2的漏极、 n9的漏极和QB端子连接，并且plO的漏极、nlO的漏极、nlO的漏极、pl2的栅极、nl2的栅极、nil的漏极和Q端子连接，plO的源极与p9的漏极连接，pl2的源极与pll的漏极连接， S端子与π9的栅极和pll的栅极连接，R端子与π9的源极、ρ9的栅极和nil的栅极连接， INIT端子与nl2的源极连接，p9和pll的源极与VDD连接，nlO和nil的源极与VSS连接。 在此，pl0.nl0.pl2和nl2构成锁存电路LC，n9作为置位晶体管ST起作用，nil作为复位晶体管RT起作用，p9和pll分别作为锁存解除晶体管LRT起作用。图4(b)是表示FF202的动作的时序图(INIT信号为无效的情况)，图4(c)是 FF202的真值表(INIT信号为无效的情况)。如图4 (b)、图4 (c)所示，FF202的Q信号，在S 信号为Low (无效)且R信号为Low (无效)的期间为保持状态，在S信号为Low (无效)且 R信号为High (有效)的期间为Low (无效)，在S信号为High (有效)且R信号为Low (无效)的期间为High(有效)，在S信号为High(有效)且R信号为High(有效)的期间为 Low (无效)ο进而，在INIT信号为有效的期间，当S信号和R信号均为无效时，FF202的Q信号和QB信号均为无效。图7(a)是表示实施方式2的触发器的其他结构的电路图。如该图所示，FF203具有构成CMOS电路的P沟道晶体管p22和N沟道晶体管π21 ；构成CMOS电路的P沟道晶体管p23和N沟道晶体管π22 ；P沟道晶体管p21 ；SB端子；RB端子；INIT端子；和Q端子、QB 端子；p22的栅极、n21的栅极、ρ23的漏极、η22的漏极、p21的漏极和Q端子连接，并且p22 的漏极、n21的漏极、ρ23的栅极、η22的栅极和QB端子连接，SB端子与p21的栅极连接，RB 端子与p21的源极和p23的源极连接，INIT端子与n21的源极连接，η22的源极与VSS连接。在此，p22、n21、ρ23和η22构成锁存电路LC，p21作为置位晶体管ST起作用。图7(b)是表示FF203的动作的时序图(INIT信号为无效的情况)，图7 (c)是 FF203的真值表(INIT信号为无效的情况)。如图7(b)、图7(c)所示，FF203的Q信号，在 SB信号为Low (有效)且RB信号为Low (有效)的期间为Low (无效)，在SB信号为Low (有效)且RB信号为High (无效)的期间为High (有效)，在SB信号为High (无效)且RB信号为Low(有效)的期间为Low(无效)，在SB信号为High (无效)且RB信号为High (无效)的期间变为保持状态。例如，在图7(b)的tl，RB端子的Vdd(High)输出到Q端子，n21导通，Vss (Low)输出到QB端子。在t2，SB信号为High，p21断开，因此维持tl的状态。在t3，由于RB信号为 Low，因此Vss+Vth(p23的阈值电压)经由p23暂时输出到Q端子，由此p22导通，Vdd(High) 输出到QB端子。进而，由于QB端子为Vdd，因此π22导通，Vss输出到Q端子。另外，在SB 信号和RB信号均为Low (有效)的情况下，Vss+Vth经由p21暂时输出到Q端子，由此，p22 导通，Vdd(High)输出到QB端子。进而，由于QB端子为Vdd，因此π22导通，Vss输出到Q 端子。像这样，在？ 203中，由？22、1121、？23和1122(两个01 )幻构成锁存电路，并且将RB 端子与作为复位晶体管ST起作用的Ρ21的源极和p23的源极连接，且将n21的源极与INIT 端子连接，由此以去掉现有技术(参照图70)所需的复位电路、锁存解除电路、优先决定电路和初始化电路的方式，实现置位、锁存、复位、SB信号和RB信号同时为有效时的优先决定和初始化的各动作。如上所述，在FF203中，当SB信号和RB信号同时为有效时以RB信号 (复位)为优先，输出Q、QB变为无效。图8(a)是表示图7(a)的一个变形例的FF204的结构的电路图。如该图所示， FF204具有构成CMOS电路的P沟道晶体管pM和N沟道晶体管n24 ；构成CMOS电路的P 沟道晶体管P25和N沟道晶体管π25 ；N沟道晶体管η23 ；S端子；R端子；INITB端子；和Q 端子、QB端子，ρ24的栅极、η24的栅极、ρ25的漏极、η25的漏极、η23的漏极和QB端子连接，并且ρ24的漏极、Μ4的漏极、ρ25的栅极、η25的栅极和Q端子连接，S端子与η23的栅极连接，R端子与η23的源极和η25的源极连接，INITB端子与ρ24的源极连接，ρ25的源极与VDD连接，η24的源极与VSS连接。在此，ρ24、η24、ρ25和η25构成锁存电路LC，η23作为置位晶体管ST起作用。图8(b)是表示FF204的动作的时序图(ΙΝΙΤΒ信号为无效的情况)，图8 (c)是 FF204的真值表(INITB信号为无效的情况)。如图8(b)、图8(c)所示，FF204的Q信号， 在S信号为Low(无效)且R信号为Low(无效)的期间为保持状态，在S信号为Low(无效)且R信号为High (有效)的期间为Low (无效)，在S信号为High (有效)且R信号为 Low(无效)的期间为High (有效)，在S信号为High (有效)且R信号为High (有效)的期间为Low (无效)。图11(a)是表示实施方式2的触发器的又一结构的电路图。如该图所示，FF205具有构成CMOS电路的P沟道晶体管p32和N沟道晶体管π31 ；构成CMOS电路的P沟道晶体管p34和N沟道晶体管π32 ；P沟道晶体管ρ31、ρ33 ；SB端子；RB端子；INITB端子；和Q端子、QB端子，p32的栅极、n31的栅极、p34的漏极、n32的漏极、p33的漏极和QB端子连接， 并且P32的漏极、n31的漏极、ρ34的栅极、η32的栅极、p31的漏极和Q端子连接，SB端子与 P31的栅极连接，RB端子与p31的源极和p33的栅极连接，INITB端子与p32的源极连接， p33和p34的源极与VDD连接，n31和n32的源极与VSS连接。在此，p32、n31、p34和n32 构成锁存电路LC，p31作为置位晶体管ST起作用，p33作为复位晶体管RT起作用。图11(b)是FF205的真值表(INIT信号为无效的情况)。如图11(b)所示，FF205 的Q信号，在SB信号为Low (有效)且RB信号为Low (有效)的期间为Low (无效)，在SB信号为Low (有效)且RB信号为High (无效)的期间为High (有效)，在SB信号为High (无效)且RB信号为Low (有效)的期间为Low (无效)，在SB信号为High (无效)且RB信号为High (无效)的期间为保持状态。图12(a)是表示图11(a)的一个变形例的FF206的结构的电路图。如该图所示， FF206具有构成CMOS电路的P沟道晶体管p35和N沟道晶体管n34 ；构成CMOS电路的P 沟道晶体管P36和N沟道晶体管π36 ；N沟道晶体管η33、η35 ；S端子；R端子；INITB端子； 和Q端子、QB端子，ρ35的栅极、π34的栅极、ρ36的漏极、η36的漏极、η33的漏极和QB端子连接，并且Ρ35的漏极、η34的漏极、ρ36的栅极、η36的栅极、η35的漏极和Q端子连接，S 端子与η33的栅极连接，R端子与η33的源极和η35的栅极连接，INITB端子与ρ35的源极连接，Ρ36的源极与VDD连接，η35的源极与VSS连接。在此，ρ35、η34、ρ36和η36构成锁存电路LC，η33作为置位晶体管ST起作用，η35作为复位晶体管RT起作用。图12(b)是FF206的真值表(ΙΝΙΤΒ信号为无效的情况)。如图12(b)、图12(c)所示，FF206的Q信号，在S信号为Low (无效)且R信号为Low (无效)的期间为保持状态，在 S信号为Low (无效)且R信号为High (有效)的期间为Low (无效)，在S信号为High (有效)且R信号为Low (无效)的期间为High (有效)，在S信号为High (有效)且R信号为 High (有效)的期间为Low (无效)。图15(a)是表示实施方式2的触发器的又一结构的电路图。如该图所示，FF207具有构成CMOS电路的P沟道晶体管p44和N沟道晶体管n43 ；构成CMOS电路的P沟道晶体管p45和N沟道晶体管n44 ；P沟道晶体管ρ43 ；N沟道晶体管η45 ；SB端子；RB端子；INIT 端子；和Q端子、QB端子，ρ44的栅极、η43的栅极、ρ45的漏极、η44的漏极、ρ43的漏极和 Q端子连接，并且Ρ44的漏极、η43的漏极、ρ45的栅极、η44的栅极和QB端子连接，η44的源极与η45的漏极连接，SB端子与ρ43的栅极和η45的栅极连接，RB端子与ρ43的源极和 Ρ45的源极连接，INIT端子与π43的源极连接，ρ44的源极与VDD连接，η45的源极与VSS连接。在此，p44.n43.p45和η44构成锁存电路LC，ρ43作为置位晶体管ST起作用，η45作为锁存解除晶体管LRT起作用。图15(b)是FF207的真值表(ΙΝΙΤ信号为无效的情况)。如图15(b)所示，FF207 的Q信号，在SB信号为Low (有效)且RB信号为Low (有效)的期间为Low (无效)，在SB信号为Low (有效)且RB信号为High (无效)的期间为High (有效)，在SB信号为High (无效)且RB信号为Low (有效)的期间为Low (无效)，在SB信号为High (无效)且RB信号为High (无效)的期间为保持状态。图16(a)是表示图15(a)的一个变形例的FF208的结构的电路图。如该图所示， FF208具有构成CMOS电路的P沟道晶体管p46和N沟道晶体管n47 ；构成CMOS电路的P 沟道晶体管P48和N沟道晶体管n48 ；N沟道晶体管η46 ；P沟道晶体管ρ47 ；S端子 ’R端子； INITB端子；和Q端子、QB端子，ρ46的栅极、η47的栅极、ρ48的漏极、η48的漏极、η46的漏极和QB端子连接，并且ρ46的漏极、η47的漏极、ρ48的栅极、η48的栅极和Q端子连接，ρ47 的漏极与Ρ48的源极连接，S端子与η46的栅极和ρ47的栅极连接，R端子与η46的源极和 η48的源极连接，INITB端子与ρ46的源极连接，ρ47的源极与VDD连接，η47的源极与VSS 连接。在此，p46.n47.p48和η48构成锁存电路LC，η46作为置位晶体管ST起作用，ρ47作为锁存解除晶体管LRT起作用。图16(b)是FF208的真值表(ΙΝΙΤΒ信号为无效的情况)。如图16(b)所示，FF208
17的Q信号，在S信号为Low(无效)且R信号为Low(无效)的期间为保持状态，在S信号为 Low (无效)且R信号为High (有效)的期间为Low (无效)，在S信号为High (有效)且R 信号为Low (无效)的期间为High (有效)，在S信号为High (有效)且R信号为High (有效)的期间为Low(无效)。图25(a)是表示FF210的电路图。如该图所示，FF210具有构成CMOS电路的P 沟道晶体管P84和N沟道晶体管π84 ；构成CMOS电路的P沟道晶体管p85和N沟道晶体管 n85 ；P沟道晶体管p81、p82、p83 ；N沟道晶体管n82、n83 ；SB端子；R端子；INIT端子；和Q 端子、QB端子，p84的栅极、n84的栅极、ρ85的漏极、η85的漏极和QB端子连接，并且ρ84的漏极、η84的漏极、p81的漏极、n82的漏极、ρ85的栅极、η85的栅极和Q端子连接，η84的源极与η83的漏极连接，ρ84的源极与ρ83的漏极连接，p81的源极与p82的漏极连接，SB端子与P81的栅极和n83的栅极连接，R端子与n82的栅极、ρ82的栅极和ρ83的栅极连接， INIT端子与π85的源极连接，ρ82、ρ83和ρ85的源极与VDD连接，η82和η83的源极与VSS 连接。在此，p84.n84.p85和η85构成锁存电路LC，p81作为置位晶体管ST起作用，n82作为复位晶体管RT起作用，p83和n83分别作为锁存解除晶体管LRT起作用，p82作为优先决定晶体管PDT起作用。图25(b)是FF210的真值表(INIT信号为无效的情况)。如图25(b)所示，FF210 的Q信号，在SB信号为High (无效)且R信号为High (有效)的期间为Low (无效)，在SB 信号为High (无效)且R信号为Low (无效)的期间为保持状态，在SB信号为Low (有效)且 R信号为High (有效)的期间为Low (无效)，在SB信号为Low (有效)且R信号为Low (无效)的期间为High (有效)。另外，在图25(a)中，也可以采用将p85的源极与INITB端子连接，并且将n85的源极与VSS连接，如图27(a)的FF211所示的结构。FF211的真值表如图27(b)所示。[触发器的方式3]图5(a)是表示实施方式3的触发器的结构的电路图。如该图所示，FF301具有 构成CMOS电路的P沟道晶体管pl4和N沟道晶体管nl3 ；构成CMOS电路的P沟道晶体管 pl6和N沟道晶体管nl5 ；P沟道晶体管pl3、pl5 ；N沟道晶体管nl4、nl6 ；SB端子；RB端子； INITB端子；和Q端子、QB端子，pl4的栅极、nl3的栅极、pl6的漏极、pl5的漏极、pl5的漏极和Q端子连接，并且P14的漏极、nl3的漏极、pl6的栅极、nl5的栅极、pl3的漏极和QB端子连接，nl3的源极与nl4的漏极连接，nl5的源极与nl6的漏极连接，SB端子与pl3的源极、P15的栅极和nl6的栅极连接，RB端子与pl3的栅极和nl4的栅极连接，INITB端子与 P16的源极连接，pl4和pl5的源极与VDD连接，nl4和nl6的源极与VSS连接。在此，pl4、 nl3、pl6和nl5构成锁存电路LC，pl5作为置位晶体管ST起作用，pl3作为复位晶体管RT 起作用，nl4和nl6分别作为锁存解除晶体管LRT起作用。图5(b)是表示FF301的动作的时序图(INITB信号为无效的情况)，图5 (c)是 FF301的真值表(INITB信号为无效的情况)。如图5(b)、图5(c)所示，FF301的Q信号，在 SB信号为Low (有效)且RB信号为Low (有效)的期间为High (有效)，在SB信号为Low (有效)且RB信号为High (无效)的期间为High (有效)，在SB信号为High (无效)且RB信号为Low(有效)的期间为Low(无效)，在SB信号为High (无效)且RB信号为High (无效)的期间为保持状态。
例如，在图5(b)的tl，pl5导通，Vdd(High)输出到Q端子，由此，nl3导通， Vss (Low)输出到QB端子。在t2，SB信号为High，pl5断开，nl4和nl6导通，因此维持tl 的状态。在t3，由于RB信号为Low，所以SB端子的Vdd(High)输出到QB端子，由此，nl5 导通，Vss(L0w)输出到Q端子。另外，在SB信号和RB信号均为Low(有效)的情况下，pl5 导通，Vdd(High)输出到Q端子，Vss+Vth(pl3的阈值电压)经由pl3输出到QB端子。进而，在INITB信号为有效的期间，当SB信号和RB信号均为无效时，FF301的Q信号和QB信号均为无效。例如，在INITB信号为Low(有效)的期间，在从SB信号为Low(有效)且RB信号为Low (有效)的状态(状态A)，变为SB信号和RB信号均为High (无效)状态(状态X) 的情况下，在状态A，Q端子和QB端子的输出变为不定，但在状态X，在即将向状态X变化前口16导通的情况下，0端子瞬间地变为￥^+￥让(？16的阈值电压)，因此？14导通八(1(1(见811) 输出到QB端子。另外，连接有QB端子的nl5导通，因此Q端子变为Vss (Low)。在即将向状态X变化前P16断开的情况下，构成锁存电路LC的pl6断开，所以构成反转器的一个晶体管nl5变为导通。因此，Vss(Low)输出到Q端子，栅极与Q端子连接的pl4导通，因此 Vdd(High)输出到QB端子。即，不论状态A是哪种不定状态，在状态X，Q端子为Vss (Low)， QB端子为Vdd(High)。另外，在INITB信号为Low(有效)的期间，在从SB信号为Low(有效)且RB信号为H (无效)的状态(状态B)，变为SB信号和RB信号均为High (无效)的状态(状态X)的情况下，在状态B，Q端子和QB端子的输出变为不定，但在状态X，在即将向状态X变化前P16导通的情况下，Q端子瞬间地变为Vss+Vth(pl6的阈值电压)，因此 P14导通，Vdd(High)输出到QB端子。另外，由于连接有QB端子的nl5导通，所以Q端子为 Vss (Low)。在即将向状态X变化前pl6导通的情况下，构成锁存电路LC的pl6断开，因此构成反转器的一个晶体管nl5变为导通。因此，Vss(Low)输出到Q端子，栅极与Q端子连接的P14导通，所以Vdd(High)输出到QB端子。Vdd(High)输出到QB端子。S卩，不论状态 B是哪种不定状态，在状态X，Q端子为Vss (Low)，QB端子为Vdd (High)。像这样，在FF301中，由pl4、nl3、pl6和nl5(两个CMOS)构成锁存电路，并且将 SB端子与作为置位晶体管ST起作用的pl5的栅极和作为复位晶体管RT起作用的pl3的源极连接，且将P16的源极与INITB端子连接，由此以去掉现有技术(参照图70)所需的优先决定电路和初始化电路的方式，实现置位、锁存、复位、SB信号和RB信号同时为有效时的优先决定和初始化的各动作。如上所述，在FF301中，当SB信号和RB信号同时为有效时以 SB信号(置位)为优先，输出Q变为有效。另夕卜，图5(a)中也可以将pl6的源极与VDD连接，采用如图23(a)的FF309所示的结构。FF309的真值表如图23(b)所示。图6(a)是表示图5(a)的一个变形例的FF302的结构的电路图。如该图所示， FF302具有构成CMOS电路的P沟道晶体管pl8和N沟道晶体管nl8 ；构成CMOS电路的P 沟道晶体管P20和N沟道晶体管π20 ；P沟道晶体管ρ17、ρ19 ;Ν沟道晶体管η17、η19 ；S端子；R端子；INIT端子；和Q端子、QB端子，ρ18的栅极、η18的栅极、ρ20的漏极、η20的漏极、η17的漏极和Q端子连接，并且ρ18的漏极、η18的漏极、ρ20的栅极、η20的栅极、η19的漏极和QB端子连接，ρ20的源极与ρ19的漏极连接，ρ18的源极与ρ17的漏极连接，S端子与Ρ17的栅极、η19的栅极和η17的源极连接，R端子与ρ19的栅极和η17的栅极连接，INIT端子与nl8的源极连接，pl7和pl9的源极与VDD连接，nl9和n20的源极与VSS连接。在此，pl8.nl8.p20和η20构成锁存电路LC，η19作为置位晶体管ST起作用，η17作为复位晶体管RT起作用，ρ17和ρ19分别作为锁存解除晶体管LRT起作用。图6(b)是表示FF302的动作的时序图(ΙΝΙΤ信号为无效的情况)，图6 (c)是 FF302的真值表(INIT信号为无效的情况)。如图6 (b)、图6 (c)所示，FF302的Q信号，在S 信号为Low (无效)且R信号为Low (无效)的期间为保持状态，在S信号为Low (无效)且 R信号为High (有效)的期间为Low (无效)，在S信号为High (有效)且R信号为Low (无效)的期间为High(有效)，在S信号为High(有效)且R信号为High(有效)的期间为 High (有效)。进而，在INIT信号为有效的期间，当S信号和R信号均为无效时，FF302的Q信号和QB信号均为无效。图9(a)是表示实施方式3的触发器的其他结构的电路图。如该图所示，FF303具有构成CMOS电路的P沟道晶体管p27和N沟道晶体管π26 ；构成CMOS电路的P沟道晶体管p^和N沟道晶体管π27 ；P沟道晶体管ρ26 ；SB端子；RB端子；INIT端子；和Q端子、QB 端子，Ρ27的栅极、Μ6的栅极、ρ^的漏极、η27的漏极、ρ^的漏极和QB端子连接，并且ρ27 的漏极、η26的漏极、ρ28的栅极、η27的栅极和Q端子连接，RB端子与ρ26的栅极连接，SB 端子与ρ26的源极和ρ28的源极连接，INIT端子与η27的源极连接，η26的源极与VSS连接，VDD与ρ27的源极连接。在此，ρ27、η26、ρ28和η27构成锁存电路LC，ρ26作为复位晶体管RT起作用。图9(b)是表示FF303的动作的时序图(ΙΝΙΤ信号为无效的情况)，图9 (c)是 FF303的真值表(INIT信号为无效的情况)。如图9 (b)、图9 (c)所示，FF303的Q信号，在SB 信号为Low (有效)且RB信号为Low (有效)的期间为High (有效)，在SB信号为Low (有效)且RB信号为High (无效)的期间为High (有效)，在SB信号为High (无效)且RB信号为Low(有效)的期间为Low(无效)，在SB信号为High(无效)且RB信号为High(无效)的期间为保持状态。例如，在图9(b)的tl，Vss+Vth(p28的阈值电压)经由p28暂时输出到QB端子， 由此p27导通，Vdd(High)输出到Q端子。进而，由于Q端子为Vdd，所以π27导通，Vss输出到QB端子。在t2，由于？观断开，所以即使SB信号为High也维持tl的状态。在t3，由于RB信号为Low，所以SB端子的Vdd输出到QB端子，由此，n26导通，Vss(Low)输出到Q 端子。另外，在SB信号和RB信号均为Low(有效)的情况下，Vss+Vth经由M6暂时输出到QB端子，由此，p27导通，Vdd(High)输出到Q端子。进而，由于Q端子为Vdd，所以n27 导通，INIT端子的Vss (Low)输出到QB端子。像这样，在？ 303中，由？27、1126、？沘和1127(两个01 )幻构成锁存电路，并且将SB 端子与M8的源极和作为复位晶体管RT起作用的M6的源极连接，且将π27的源极与INIT 端子连接，由此以去掉现有技术(参照图70)所需的复位电路、锁存解除电路、优先决定电路和初始化电路的方式，实现置位、锁存、复位、SB信号和RB信号同时为有效时的优先决定和初始化的各动作。如上所述，在FF303中，当SB信号和RB信号同时为有效时以SB信号 (置位)为优先，输出Q、QB变为有效。图10(a)是表示图9(a)的一个变形例的FF304的结构的电路图。如该图所示，FF304具有构成CMOS电路的P沟道晶体管p^和N沟道晶体管n29 ；构成CMOS电路的P 沟道晶体管P30和N沟道晶体管π30 ；N沟道晶体管π28 ；S端子；R端子；INITB端子；和Q 端子、QB端子，ρ^的栅极、Μ9的栅极、Μ8的漏极、ρ30的漏极、η30的漏极和Q端子连接， 并且Ρ29的漏极、Μ9的漏极、ρ30的栅极、η30的栅极和QB端子连接，R端子与Μ8的栅极连接，S端子与Μ8的源极和η30的源极连接，INITB端子与ρ30的源极连接，ρ^的源极与 VDD连接，η29的源极与VSS连接。在此，ρ29、η29、ρ30和η30构成锁存电路LC，η28作为复位晶体管RT起作用。图10(b)是表示FF304的动作的时序图(ΙΝΙΤΒ信号为无效的情况)，图10 (c)是 FF304的真值表(INITB信号为无效的情况)。如图10(b)、图10(c)所示，FF304的Q信号， 在S信号为Low(无效)且R信号为Low(无效)的期间为保持状态，在S信号为Low(无效)且R信号为High (有效)的期间为Low (无效)，在S信号为High (有效)且R信号为 Low(无效)的期间为High (有效)，在S信号为High (有效)且R信号为High (有效)的期间为High (有效)。图13(a)是表示实施方式3的触发器的又一结构的电路图。如该图所示，FF305具有构成CMOS电路的P沟道晶体管p38和N沟道晶体管π37 ；构成CMOS电路的P沟道晶体管p40和N沟道晶体管π38 ；P沟道晶体管ρ37、ρ39 ；SB端子；RB端子；INIT端子；和Q端子、QB端子，p38的栅极、n37的栅极、ρ40的漏极、η38的漏极、ρ39的漏极和Q端子连接，并且Ρ38的漏极、η37的漏极、ρ40的栅极、η38的栅极、ρ37的漏极和QB端子连接，RB端子与 Ρ37的栅极连接，SB端子与ρ37的源极和ρ39的栅极连接，INITB端子与ρ40的源极连接， η37和η38的源极与VSS连接，ρ38和ρ39的源极与VDD连接。在此，ρ38、η37、ρ40和η38 构成锁存电路LC，ρ37作为复位晶体管RT起作用，ρ39作为置位晶体管ST起作用。图13(b)是FF305的真值表(ΙΝΙΤΒ信号为无效的情况)。如图13(b)所示，FF305 的Q信号，在SB信号为Low (有效)且RB信号为Low (有效)的期间为High (有效)，在SB 信号为Low (有效)且RB信号为High (无效)的期间为High (有效)，在SB信号为High (无效)且RB信号为Low (有效)的期间为Low (无效)，在SB信号为High (无效)且RB信号为High (无效)的期间为保持状态。图14(a)是表示图13(a)的一个变形例的FF306的结构的电路图。如该图所示， FF306具有构成CMOS电路的P沟道晶体管p41和N沟道晶体管n40 ；构成CMOS电路的P 沟道晶体管P42和N沟道晶体管n42 ；N沟道晶体管n39、n41 ；S端子；R端子；INITB端子； 和Q端子、QB端子，p41的栅极、n40的栅极、n39的漏极、p42的漏极、n42的漏极和Q端子连接，并且P41的漏极、n40的漏极、p42的栅极、n42的栅极、n41的漏极和QB端子连接，R 端子与n39的栅极连接，S端子与n39的源极和n41的栅极连接，INITB端子与ρ42的源极连接，p41的源极与VDD连接，n40、n41、n42的源极与VSS连接。在此，p41、n40、p42和n42 构成锁存电路LC，n39作为复位晶体管RT起作用，n41作为置位晶体管ST起作用。图14(b)是FF306的真值表(ΙΝΙΤΒ信号为无效的情况)。如图14(b)所示，FF306 的Q信号，在S信号为Low (无效)且R信号为Low (无效)的期间为保持状态，在S信号为 Low (无效)且R信号为High (有效)的期间为Low (无效)，在S信号为High (有效)且R 信号为Low (无效)的期间为High (有效)，在S信号为High (有效)且R信号为High (有效)的期间为High (有效)。
图17(a)是表示实施方式3的触发器的又一结构的电路图。如该图所示，FF307具有构成CMOS电路的P沟道晶体管p50和N沟道晶体管n49 ；构成CMOS电路的P沟道晶体管p51和N沟道晶体管π50 ；P沟道晶体管ρ49 ；N沟道晶体管n51 ；SB端子；RB端子；INITB 端子；和Q端子、QB端子，ρ50的栅极、n49的栅极、p51的漏极、n50的漏极、ρ49的漏极和 QB端子连接，并且ρ50的漏极、η49的漏极、p51的栅极、n50的栅极和Q端子连接，n50的源极与n51的漏极连接，RB端子与p49的栅极和n51的栅极连接，SB端子与ρ49的源极和 Ρ51的源极连接，INITB端子与p50的源极连接，n49和n51的源极与VSS连接。在此，ρ50、 n49、p51和n50构成锁存电路LC，ρ49作为复位晶体管RT起作用，n51作为锁存解除晶体管LRT起作用。图17(b)是FF307真值表(INITB信号为无效的情况)。如图17(b)所示，FF307的 Q信号，在SB信号为Low (有效)且RB信号为Low (有效)的期间为High (有效)，在SB信号为Low (有效)且RB信号为High (无效)的期间为High (有效)，在SB信号为High (无效)且RB信号为Low (有效)的期间为Low (无效)，在SB信号为High (无效)且RB信号为High (无效)的期间为保持状态。图18(a)是表示图17(a)的一个变形例的FF308的结构的电路图。如该图所示， FF308具有构成CMOS电路的P沟道晶体管p52和N沟道晶体管n53 ；构成CMOS电路的P 沟道晶体管的4和N沟道晶体管n54 ；N沟道晶体管n52 ；P沟道晶体管p53 ；S端子；R端子； INIT端子；和Q端子、QB端子，p52的栅极、n53的栅极、n52的漏极、p54的漏极、n54的漏极和Q端子连接，并且P52的漏极、n53的漏极、ρΜ的栅极、Μ4的栅极和QB端子连接，ρ53 的漏极与Ρ54的源极连接，R端子与η52的栅极和ρ53的栅极连接，S端子与η54的源极和 η52的源极连接，INIT端子与n53的源极连接，ρ52、ρ53的源极与VDD连接。在此，ρ52、η53、 Ρ54和Μ4构成锁存电路LC，n52作为复位晶体管RT起作用，p53作为锁存解除晶体管起作用。图18(b)是FF308的真值表(INIT信号为无效的情况)。如图18(b)所示，FF308 的Q信号，在S信号为Low (无效)且R信号为Low (无效)的期间为保持状态，在S信号为 Low (无效)且R信号为High (有效)的期间为Low (无效)，在S信号为High (有效)且R 信号为Low (无效)的期间为High (有效)，在S信号为High (有效)且R信号为High (有效)的期间为High (有效)。图对(幻是表示实施方式3的触发器的又一结构的电路图。如该图所示，FF310具有构成CMOS电路的P沟道晶体管p75和N沟道晶体管π75 ；构成CMOS电路的P沟道晶体管p76和N沟道晶体管n76 ；P沟道晶体管p71、p74 ；N沟道晶体管n71、n73、n74 ；SB端子； R端子；INIT端子；和Q端子、QB端子，p75的栅极、n75的栅极、ρ76的漏极、η76的漏极和 QB端子连接，并且ρ75的漏极、π75的漏极、p71的漏极、n71的漏极、ρ76的栅极、η76的栅极和Q端子连接，η75的源极与η74的漏极连接，p71的源极与n73的漏极连接，ρ75的源极与Ρ74的漏极连接，SB端子与p71的栅极、n73的栅极和n74的栅极连接，R端子与ρ74的栅极和n71的栅极连接，INIT端子与π76的源极连接，ρ71、ρ74和ρ76的源极与VDD连接， η73和η74的源极与VSS连接。在此，ρ75、η75、ρ76和η76构成锁存电路LC，p71作为置位晶体管ST起作用，n71作为复位晶体管RT起作用，n74和p74分别作为锁存解除晶体管LRT 起作用，n73作为优先决定晶体管PDT起作用。
图M(b)是FF310的真值表(INITB信号为无效的情况)。如图M(b)所示，FF310 的Q信号，在SB信号为High(无效)且R信号为High(有效)的期间为Low(无效)，在 SB信号为High(无效)且R信号为Low(无效)的期间为保持状态，在SB信号为Low(有效)且R信号为High (有效)的期间为High (有效)，在SB信号为Low (有效)且R信号为 Low (无效)的期间为High (有效)。另外，在图中，也可以采用将p76的源极与INITB端子连接，并且将n76的源极与VSS连接，如图沈(a)的FF311所示的结构。FF311的真值表如图沈⑶所示。另外，也可以将实施方式3的触发器采用如图72(a)所示的结构。即，在图72(a) 的FF312中，p82 (置位晶体管)的源极与INITB端子连接，p82的源极与SB端子、n81的栅极和η83的栅极连接，ρ82的漏极与Q端子连接。另外，n82 (复位晶体管)的漏极与n81 的源极连接，η82的栅极与R端子和ρ83的栅极连接，η82的源极与VSS连接。另外，ρ83和 π83各自的漏极与锁存电路LC连接。图72(b)表示FF312的真值表。[适用于移位寄存器的方式1]图观是表示本发明的液晶显示装置3a的结构的电路图。液晶显示装置3a具有显示部DAR、栅极驱动器⑶、源极驱动器SD和显示控制电路DCC。显示控制电路DCC向栅极驱动器⑶供给栅极启动脉冲(gate start pulse)GSP、栅极导通使能(gate on enable) 信号G0E、INITB (初始化用信号)和栅极时钟信号GCK1B、GCK2B。另外，显示控制电路DCC 向源极驱动器SD供给源极启动脉冲SSP、数字数据DAT、极性信号POL和源极时钟信号SCK。 栅极驱动器GD中包含由多级构成的移位寄存器SR。以下适当将移位寄存器的i级(i = 1......n-l、n、n+l......)简记作 i 级 SRi0将来自移位寄存器的i级SRi的输出信号(0UTB信号)，经由反转器供给到显示部 DAR的扫描信号线Gi。例如，将η级Sfoi的OUTB信号，经由反转器供给到扫描信号线&1。 在显示部DAR中，扫描信号线与和PMn内的像素电极连接的晶体管的栅极连接，在PMn 内的像素电极和保持电容配线CSn之间形成保持电容(辅助电容)。图四是表示移位寄存器的i级SRi的结构的电路图。如该图所示，移位寄存器的各级包括具有SB端子、RB端子和INITB端子的本实施方式的触发器FF ；模拟开关ASW ； P沟道晶体管Tr和CKB端子，触发器FF的Q端子与晶体管Tr的栅极和模拟开关ASW的N 沟道侧栅极连接，QB端子与模拟开关ASW的P沟道侧栅极连接，晶体管Tr的源极与VDD连接，晶体管Tr的漏极与作为该级的输出端子的OUTB端子和模拟开关ASW的一个导通电极连接，模拟开关ASW的另一个导通电极与时钟信号输入用的CKB端子连接。在i级SRi中，在触发器FF的Q信号为Low (无效)的期间，模拟开关ASW断开且晶体管Tr导通，因此OUTB信号为High (无效)，在Q信号为High (有效)期间，模拟开关 ASff导通而晶体管Tr断开，所以获取GCKB信号并将其从OUTB端子输出。即，晶体管Tr和模拟开关ASW，构成用触发器FF的输出来生成OUTB信号的信号生成电路(根据FF的输出获取电源电位或时钟信号的栅极电路)。在移位寄存器SR中，本级的OUTB端子与下一级的SB端子连接，下一级的OUTB端子与本级的RB端子连接。例如，η级Sfoi的OUTB端子与(η+1)级Sfoi+Ι的SB端子连接， (n+1)级Sfoi+Ι的OUTB端子与η级Sfoi的RB端子连接。另外，GSPB信号输入移位寄存器 SR的初级SRl的SB端子。另外，在栅极驱动器GD中，奇数级的CKB端子和偶数级的CKB
23端子与不同的GCK线(供给GCK的线)连接，各级的INITB端子与共用的INITB线(供给 INITB信号的线)连接。例如，η级Sfoi的CKB端子与GCK2B信号线连接，(η+1)级Sfoi+2 的CKB端子与GCKlB信号线连接，η级Sfoi和(η+1)级Sfoi+Ι各自的INITB端子与共用的 INITB信号线连接。图30是表示液晶显示装置3a的驱动方法的时序图。另外，图中INITB是指初始化信号，GSPB是指栅极启动脉冲信号，GCKlB是指GCKlB信号，GCK2B是指GCK2B信号，SBi、 RBi、QBi和OUTBi (i = η-1、η、η+1)分别指i级SRi的SB信号(SB端子的电位)、RB信号 (RB端子的电位)、QB信号(QB端子的电位)和OUTB信号(0UTB端子的电位)。在移位寄存器SR中，当输入到本级的SB信号为有效( = Low)时，本级的FF的输出被置位变为有效，本级获取GCKB信号。当本级的GCKB信号为有效(=Low)时，本级的 OUTB信号为有效(= Low),并且下一级的SB信号为有效。由此，本级的FF的输出变为有效，下一级获取GCKB信号，当下一级的GCKB信号变为有效( = Low)时，本级的FF被复位， Q信号变为Low (无效)，本级的OUTB端子与VDD连接，OUTB信号变为High (无效)。图31是表示将图观的移位寄存器SR用在源极驱动器侧的液晶显示装置3A的结构的电路图。在该结构中，源极启动脉冲SSP输入移位寄存器SR的初级，并且反转源极时钟(source clock bar)信号SCKlB或SCK2B输入各级的CKB端子。另外，将从i级SRi输出的OUTB信号经由取样电路SAC和输出电路OC供给到显示部DAR的数据信号线SLi。例如，将η级Sfoi的OUTB信号经由取样电路SAC和输出电路OC供给到数据信号线SLn。在显示部DAR中，数据信号线SLn与和PMn内的像素电极连接的晶体管的源极连接。图32是表示变更了图观的移位寄存器SR的结构的液晶显示装置北的结构的电路图。图33是表示图32所示的移位寄存器SR的i级SRi的结构的电路图。如该图所示，移位寄存器的各级包括具有SB端子、RB端子和INITB端子的本实施方式的触发器FF; 两个模拟开关ASW1、ASW2 ；NAND ；反转器；和CKB端子，触发器FF的QB端子与NAND的一个输入连接，NAND的输出与反转器的输入、模拟开关ASWl的P沟道侧栅极和模拟开关ASW2的 N沟道侧栅极连接，反转器的输出与模拟开关ASWl的N沟道侧栅极、模拟开关ASW2的P沟道侧栅极连接，模拟开关ASWl的一个导通电极与VDD端子连接，并且模拟开关ASW2的一个导通电极与CKB端子连接，模拟开关ASWl的另一个导通电极、模拟开关ASW2的另一个导通电极、作为该级的输出端子的OUTB端子、NAND的另一个输入和FF的RB端子连接。在i级SRi中，在触发器FF的QB信号(NAND的一个输入X)为High (无效)的期间，如果OUTB信号(NAND的另一个输入Y)为High (无效)，则NAND的输出(M)为Low (模拟开关ASWl导通且ASW2断开)，OUTB信号为Vdd (无效)，另一方面，如果OUTB信号(NAND 的另一个输入Y)为Low(有效)，则NAND的输出(M)为High (模拟开关ASWl断开且ASW2 导通)，获取GCKB信号并将其从OUTB端子输出。另外，在触发器FF的QB信号为Low (有效)的期间，NAND的一个输入X为Low且NAND的另一个输入Y为Low，因此NAND的输出 (M)为High (模拟开关ASWl断开且ASW2导通)，获取GCKB信号并将其从OUTB端子输出。 艮口，NAND、反转器和模拟开关ASW1、ASW2构成用触发器FF的输出来生成OUTB信号的信号生成电路，特别是反转器和模拟开关ASW1、ASW2，构成根据NAND的输出M获取电源电位或时钟信号的栅极电路。
在图32的移位寄存器SR中，本级的OUTB端子与下一级的SB端子连接。例如， η级Sfoi的OUTB端子与(η+1)级Sfoi+Ι的SB端子连接。另外，GSPB信号输入移位寄存器 SR的初级SRl的SB端子。另外，在图32的栅极驱动器GD中，奇数级的CKB端子和偶数级的CKB端子与不同的GCK线(供给GCK的线)连接，各级的INITB端子与共用的INITB线 (供给INITB信号的线)连接。例如，η级Sfoi的CKB端子与GCK2B信号线连接，(η+1)级 SRn+1的CKB端子与GCKlB信号线连接，η级Sfoi和(η+1)级Sfoi+l各自的INITB端子与共用的INITB信号线连接。图34是表示液晶显示装置北的驱动方法的时序图。在图32的移位寄存器SR中， 当输入到本级的SB信号为有效(=Low)时，本级的FF的输出被置位变为有效，本级获取 GCKB信号。当本级的GCKB信号为有效(=Low)时，本级的OUTB信号为有效(=Low)，并且下一级的SB信号为有效，且本级的FF被复位变为High (无效)。此时本级的OUTB信号为 Low( BP,NAND的输出为High)，因此继续获取GCKB信号到本级，在GCKB信号变为High(无效)时，本级的OUTB信号变为High，并且NAND的输出变为Low，以后OUTB端子与VDD连接， OUTB信号为High (无效)。图35是表示将图32的移位寄存器SR用在源极驱动器侧的液晶显示装置的结构的电路图。在该结构中，源极启动脉冲SSP输入移位寄存器SR的初级，并且反转源极时钟信号SCKlB或SCK2B输入各级的CKB端子。另外，将从i级SRi输出的OUTB信号经由取样电路SAC和输出电路OC供给到显示部DAR的数据信号线SLi。例如，将η级Sfoi的OUTB 信号经由取样电路SAC和输出电路OC供给到数据信号线SLn。在显示部DAR中，数据信号线SLn与和PMn内的像素电极连接的晶体管的源极连接。另外，图36表示使图32的移位寄存器SR变为能够双向移位(shift)的液晶显示装置3c的结构的电路图。在该结构中，与各级对应地设置有上下开关(up down switch) UDSff0在各上下开关UDSW供给UD信号和UDB信号，例如，UDSWn-I与(n_l)级Sfoi-I的OUTB 端子、η级Sfoi的SB端子和(η+1)级Sfoi+Ι的OUTB端子连接，UDSWn与η级Sfoi的OUTB端子、(η+1)级Sfoi+l的SB端子和(n+幻级Sfoi+2的OUTB端子连接。而且，例如在从η级Sfoi 向下移位(down shift)到(η+1)级SRn+1的情况下，根据UD、UDB信号，在UDSWn内，SRn 的OUTB端子和Sfoi+l的SB端子连接。另外，在从(η+1)级Sfoi+l向上移位(up shift)到 η级Sfoi的情况下，根据UD、UDB信号，在UDSWn-I内，Sfoi+Ι的OUTB端子和Sfoi的SB端子连接。在液晶显示装置3a 3c、3A JB中，使用上述实施方式中记载的触发器，因此能够将G-Cs驱动器小型化。[适用于移位寄存器的方式2]图37是表示本发明的液晶显示装置3d的结构的电路图。液晶显示装置3d是所谓CC(charge coupled 电容耦合)驱动的液晶显示装置，具有显示部DAR、栅极*Cs驱动器 G-CsD、源极驱动器SD和显示控制电路DCC。显示控制电路DCC向栅极驱动器⑶供给栅极启动脉冲GSP、栅极导通使能信号G0E、INITB (初始化用信号)、AONB信号(全部ON信号 全部导通信号)、CS反转信号CMI1、CMI2和栅极时钟信号GCK1B、GCK2B。另外，显示控制电路DCC向源极驱动器SD供给源极启动脉冲SSP、数字数据DAT、极性信号POL和源极时钟信号SCK。栅极· Cs驱动器G-CsD包含由多级构成的移位寄存器SR和多个D锁存电路CSL，与移位寄存器的一级对应地，设置有一个反转器、一个OR电路和一个D锁存电路CSL。以下适当将移位寄存器的i级(i = 1……n-l、n、n+l……)简记作i级SRi。另外，与移位寄存器的i级SRi对应地，设置有D锁存电路CSLi。将来自移位寄存器的i级SRi的输出信号(0UTB信号)，经由反转器和缓冲器 (buffer)供给到显示部DAR的扫描信号线Gi。另外，将来自与i级SRi对应的D锁存电路 CSLi的输出信号(out信号、CS信号)，供给到显示部DAR的保持电容配线CSi。例如，η级 SRn的OUTB信号，经由反转器和缓冲器供给到扫描信号线&1，将来自与η级Sfoi对应的D 锁存电路CSLn的输出信号(out信号、CS信号)，供给到显示部DAR的保持电容配线CSn。 在显示部DAR中，扫描信号线与和PMn内的像素电极连接的晶体管的栅极连接，在PMn 内的像素电极和保持电容配线Csn之间形成保持电容(辅助电容)。另外，与一根数据信号线对应地设置有一个模拟开关asw和反转器，该反转器的输入与AONB信号线连接，数据信号线的端部与模拟开关asw的一个导通端子连接，模拟开关asw的另一个导通端子与Vcom(共用电极电位)电源连接，模拟开关asw的N沟道侧栅极与反转器的输出连接，模拟开关asw的P沟道侧栅极与AONB信号线连接。图38是表示图37所示的移位寄存器SR的i级SRi的结构的电路图。如该图所示，移位寄存器的各级包括具有SB端子、RB端子和miTB端子的上述实施方式记载的触发器FF ；两个模拟开关ASWl、ASW2 ；NAND ；反转器；CKB端子；和ONB端子，触发器FF的QB 端子与NAND的一个输入连接，NAND的输出与反转器的输入、模拟开关ASWl的P沟道侧栅极和模拟开关ASW2的N沟道侧栅极连接，反转器的输出与模拟开关ASWl的N沟道侧栅极、 模拟开关ASW2的P沟道侧栅极连接，模拟开关ASWl的一个导通电极与ONB端子连接，并且模拟开关ASW2的一个导通电极与CKB端子连接，模拟开关ASWl的另一个导通电极、模拟开关ASW2的另一个导通电极、作为该级的输出端子的OUTB端子、NAND的另一个输入和FF的 RB端子连接。在i级SRi中，在触发器FF的QB信号(NAND的一个输入X)为High (无效)的期间，如果OUTB信号(NAND的另一个输入Y)为High (无效)，则NAND的输出(M)为Low (模拟开关ASWl导通且ASW2断开)，AONB信号(无效，Vdd)输出到OUTB端子，另一方面，如果 OUTB信号(NAND的另一个输入Y)为Low(有效)，则NAND的输出(M)为High (模拟开关 ASffl断开且ASW2导通)，获取GCKB信号并将其从OUTB端子输出。另外，在触发器FF的QB 信号为Low(有效)的期间，由于NAND的一个输入X为Low且NAND的另一个输入Y为Low， 所以NAND的输出(M)为High(模拟开关ASWl断开且ASW2导通)，获取GCKB信号并将其从OUTB端子输出。S卩，NAND、反转器和模拟开关ASW1、ASW2构成用触发器FF的输出来生成OUTB信号的信号生成电路，特别是反转器和模拟开关ASW1、ASW2，构成根据NAND的输出 M获取AONB信号或时钟信号的栅极电路。图39是表示与图37所示的移位寄存器SR的i级SRi对应的D锁存电路CSLi的结构的电路图。如该图所示，D锁存电路CSLi具有三个CMOS电路5 7、模拟开关ASW3、 ASW4、反转器、CK端子、D端子和out端子。CMOS电路5、6各自的结构为一个P沟道晶体管和一个N沟道晶体管的栅极彼此连接，并且漏极彼此连接，且P沟道晶体管的源极与VDD 连接，N沟道晶体管的源极与VSS连接。CMOS电路7的结构为一个P沟道晶体管和一个N 沟道晶体管的栅极彼此连接，并且漏极彼此连接，且P沟道晶体管的源极与电源VCSH连接，CN 102460971 A说明书21/37 页
N沟道晶体管的源极与电源VCSL连接。而且，CK端子、反转器的输入、模拟开关ASW3的N 沟道侧栅极、模拟开关ASW4的P沟道侧栅极连接，反转器的输出、模拟开关ASW3的P沟道侧栅极和模拟开关ASW4的N沟道侧栅极连接，CMOS电路5的漏极侧、模拟开关ASW4的一个导通端子、模拟开关ASW3的一个导通端子和CMOS电路6的栅极侧连接，模拟开关ASW3的另一个导通端子和D端子连接，模拟开关ASW4的另一个导通端子和CMOS电路6的栅极侧连接，CMOS电路5的栅极侧和CMOS电路6的漏极侧连接，CMOS电路6的漏极侧和CMOS电路7的栅极侧连接，CMOS电路7的漏极侧和out端子连接。D锁存电路CSLi，在CK信号(输入到CK端子的信号)为有效(High)的期间，获取D信号(输入到D端子的信号)，将其锁存。即，如果在CK信号为有效期间D信号从Low 变为High，则out信号(从out端子输出的信号)从电源VCSL的电位上升到电源VCSH的电位，以后维持电源VCSH的电位，如果在CK信号为有效的期间，D信号从High变为Low，则 out信号(从out端子输出的信号)从电源VCSH的电位下降到电源VCSL的电位，以后维持电源VCSL的电位。在液晶显示装置3d的G-CsD中，本级的OUTB端子与下一级的SB端子连接。另外， 本级的OUTB端子经由反转器与和本级对应的OR电路的一个输入端子连接，并且下一级的 OUTB端子经由反转器与和上述本级对应的OR电路的另一个输入端子连接，和该本级对应的OR电路的输出与和本级对应的D锁存电路的CK端子连接。例如，η级Sfoi的OUTB端子与(η+1)级Sfoi+Ι的SB端子连接，η级Sfoi的OUTB端子经由反转器与和η级Sfoi对应的 OR电路的一个输入端子连接，并且(η+1)级Sfoi+Ι的OUTB端子经由反转器与和η级Sfoi级对应的OR电路的另一个输入端子连接，和η级Sfoi对应的OR电路的输出与和η级Sfoi对应的D锁存电路CSLn的CK端子连接。另外，GSPB信号输入移位寄存器SR的初级的SB端子。另外，在液晶显示装置3d的G-CsD中，奇数级的CKB端子和偶数级的CKB端子与不同的GCK线(供给GCK的线)连接，各级的INITB端子与共用的INITB线(供给INITB 信号的线)连接，各级的ONB端子与共用的AONB线(供给AON信号的线)连接。例如，η级 SRn的CKB端子与GCK2B信号线连接，(η+1)级Sfoi+l的CKB端子与GCKlB信号线连接，η级 SRn和(η+1)级Sfoi+Ι各自的INITB端子与共用的INITB信号线连接，η级Sfoi和(η+1)级 SRn+Ι各自的ONB端子与共用的AONB信号线连接。而且，按每与连续的两级对应的两个D 锁存电路，D端子与不同的CMI线(供给CMI信号的线)连接。例如，与η级Sfoi对应的D 锁存电路CSLn的D端子与CMI2信号线连接，与(η+1)级Sfoi+Ι对应的D锁存电路CSLn+1 的D端子与CMI2信号线连接，与(n+2)级Sfoi+2对应的D锁存电路CSLn+2的D端子与CMI1 信号线连接，与(n+3)级Sfoi+3对应的D锁存电路CSLn+3的D端子与CMIl信号线连接。图40是表示液晶显示装置3d的驱动方法的时序图。另外，图中AONB是指AONB 信号，INITB是指初始化信号，GSPB是指栅极启动脉冲信号，GCKlB是指GCKlB信号，GCK2B 是指 GCK2B 信号，CMIl 是指 CMIl 信号，CMI2 是指 CMI2 信号，SBi、RBi、QBi 和 OUTBi (i = n-l、n、n+l)分别指i级SRi的SB信号(SB端子的电位)、RB信号(RB端子的电位)、QB信号(QB端子的电位)和OUTB信号(0UTB端子的电位)，CSi (i = η_1、η、η+1)是指与i级 SRi对应的保持电容配线CSi的电位(=D锁存电路CSLi的out端子的电位)。另外，在本图中，设极性信号POL的周期为一个水平扫描期间1H( S卩，供给到同一数据信号线的数据信号的极性按每IH反转)，设CMI1、CMI2分别为同相位。在液晶显示装置3d中，显示视频的最初的帧(垂直扫描期间)之前，进行以下的显示准备动作。具体而言，使AONB信号和miTB信号均在规定期间有效(Low)，在使AONB 信号为无效后使INITB信号无效，在AONB信号为有效的期间，将各GCKB信号固定为有效 (Low)，并将各CMI信号固定为High (或Low)。由此，在移位寄存器SR的各级，AONB信号经由ASWl从OUTB端子输出，ASffl立即断开而ASW2导通，因此所有级的OUTB信号为有效 (Low)，所有扫描信号线被选择。另外此时，由于与各数据信号线对应的模拟开关asW导通， 所以Vcom供给到所有数据信号线。另外，输入到各级的SB信号、RB信号和IOTTB信号全都为有效(Low)，因此FF的QB信号为无效(High)。另外，由于与各级对应的OR电路的输出也为有效(High)，所以各D锁存电路将CMIl信号(High)或CMI2信号(High)锁存，供给到保持电容配线的out信号(CS信号)变为电源VCSL的电位。以上的显示准备动作结束后(Α0ΝΒ信号和INITB信号依次变为无效后)，成为如下状态=Vcom写入显示部DAR的所有 PIX,使设置于移位寄存器的各级的FF的QB输出为无效(High)，使各D锁存电路的out信号(保持电容配线的电位)变为电源VCSL的电位。在液晶显示装置3d中，在显示最初的帧时(最初的垂直扫描期间)进行以下的动作。即，当输入到移位寄存器SR的本级的SB信号为有效(=Low)时，本级的FF的输出被置位而变为有效，本级获取GCKB信号。当本级的GCKB信号为有效(=Low)时，本级的OUTB 信号为有效(=Low)，并且下一级的SB信号为有效，且本级的FF被复位而变为High (无效)。由于此时本级的OUTB信号为Low( S卩，NAND的输出为High)，因此GCKB信号被继续获取到本级，在GCKB信号变为High (无效)时，本级的OUTB信号变为High，并且NAND的输出变为Low，以后从OUTB端子输出AONB信号，OUTB信号变为High (无效)。另外，当本级的OUTB信号为有效时(由于与本级对应的OR电路的输出为有效)， 与本级对应的D锁存电路将CMIl信号或CMI2信号锁存，进而当下一级的OUTB信号为有效时(由于与本级对应的OR电路的输出为有效)，与上述本级对应的D锁存电路再次将CMIl 信号或CMI2信号锁存。由此，与本级对应的D锁存电路的out信号(与本级对应的保持电容配线的电位)，在本级的OUTB信号变为无效(与本级对应的扫描信号线断开)后，从电源VCSL的电位向电源VCSH的电位上升(在与本级对应的像素写入正极性的数据信号的情况)，或从电源VCSH的电位向电源VCSL的电位下降(在与本级对应的像素写入负极性的数据信号的情况)。例如，当η级Sfoi的OUTB信号为有效时(由于与η级Sfoi对应的OR电路的输出为有效)，与η级Sfoi对应的D锁存电路CSLn将CMI2信号锁存，进而当(η+1)级Sfoi+Ι的 OUTB信号为有效时(由于与η级Sfoi对应的OR电路的输出为有效)，D锁存电路CSLn再次将CMI2信号锁存。由此，与η级Sfoi对应的D锁存电路的out信号(与η级Sfoi对应的保持电容配线CSn的电位)，在η级Sfoi的OUTB信号变为无效(与η级Sfoi对应的扫描信号线导通、断开)后，从电源VCSH的电位向电源VCSL的电位下降。在此，如POL所示负极性的数据信号写入与η级Sfoi对应的像素ΡΜη，通过保持电容配线CSn的下降，能够使有效电位降低到低于数据信号的电位(提高像素PMn的亮度)。另外，当(η+1)级Sfoi+Ι的OUTB信号为有效时，与(η+1)级Sfoi+Ι对应的D锁存电路CSLn+Ι将CMI2信号锁存，进而当(n+2)级Sfoi+2的OUTB信号为有效时，D锁存电路CSLn+1再次将CMI2信号锁存。由此，与(n+1)级Sfoi+l对应的D锁存电路CSL n+1的out 信号(保持电容配线CSn+Ι的电位)，在(n+1)级Sfoi+Ι的OUTB信号变为无效(扫描信号线&1+1导通、断开)后，从电源VCSL的电位上升到电源VCSH的电位。在此，如POL所示正极性的数据信号写入与(n+1)级Sfoi+1对应的像素PDCn+l，通过保持电容配线CSn+Ι的上升，能够使有效电位上升到高于数据信号的电位(提高像素PMn+l的亮度)。另外，当(n+2)级Sfoi+2的OUTB信号为有效时，与(n+2)级Sfoi+2对应的D锁存电路CSLn+2将CMIl信号锁存，进而当(n+3)级Sfoi+3的OUTB信号为有效时，D锁存电路 CSLn+2再次将CMIl信号锁存。由此，与(n+幻级SI n+2对应的D锁存电路CSL n+2的out 信号(保持电容配线CSn+2的电位)，在(n+2)级Sfoi+2的OUTB信号变为无效(扫描信号线&1+2导通、断开)后，从电源VCSH的电位下降到电源VCSL的电位。在此，如POL所示负极性的数据信号写入与(n+幻级Sfoi+2所对应的像素PMn+2，通过保持电容配线CSn+2的下降，能够使有效电位上升到高于数据信号的电位(提高像素PDCn+2的亮度)。另外，在第二帧以后，进行与最初的帧相同的显示。但是，由于POL的相位按每一帧错开半个周期，因此供给到同一像素的数据信号的极性按每一帧反转。相应地，D锁存电路CSLi的out信号(保持电容配线CSi的电位)的上升和下降也按每一帧交替。在液晶显示装置3d中，由于使用上述实施方式记载的触发器，所以能够将G-Cs驱动器小型化。另外，由于在显示最初的帧之前在所有像素同时写入同电位(例如Vcom)，所以能够使显示最初的帧之前的画面紊乱消失。另外，由于在向所有像素写入同电位时也同时执行移位寄存器的初始化(各级的触发器的初始化)，因此与分别进行向所有像素写入同电位和触发器的初始化的现有的液晶显示装置相比，能够快速地完成显示准备。另外，使 INITB信号的返回(无效化)比AONB信号的返回(无效化)迟，因此即使伴随AONB信号的返回的各级的SB信号的返回，和伴随AONB信号的返回的RB信号的返回产生偏差(特别是 SB信号的返回延迟的情况)，也能够可靠地进行移位寄存器的初始化。另外，能够从最初的帧起对各像素行适当地进行CC驱动，因此也能够消除现有的CC驱动中成为问题的最初的帧的画面紊乱(横条纹状的不均)。进一步应该注目的是如下点在液晶显示装置3d中，如图41所示，仅通过将CMI2 信号的相位(根据图40)错开半个周期，就能够将极性信号POL的周期切换到2H(供给到同一数据信号线的数据信号的极性按每2H反转)，且从最初的帧起适当地对各像素行进行 CC驱动。即，在液晶显示装置3d中，仅通过对CS反转信号CMI1和CMI2信号各自的相位进行控制，就能够将极性信号POL的周期从IH切换到2H，也能够消除此时的画面紊乱。另外，在液晶显示装置3d的G-Cs驱动器的移位寄存器SR中，为了使其小型化而使用了上述各实施方式记载的触发器(例如，图3记载的结构)，但如果重视小型化以外的效果，当然也能够在G-Cs驱动器的移位寄存器中适用现有型的触发器(例如，图70的触发器)O[适用于移位寄存器的方式3]图42是表示本发明的液晶显示装置!Be的结构的电路图。液晶显示装置；^是所谓CC (charge coupled 电容耦合)驱动的液晶显示装置，具有显示部DAR、栅极· Cs驱动器G-CsD、源极驱动器SD和显示控制电路DCC。显示控制电路DCC向栅极驱动器⑶供给栅极启动脉冲GSP、栅极导通使能信号GOE、INITB (初始化用信号)、AONB信号(全部导通信号)、cs反转信号CMI1、CMI2和栅极时钟信号GCK1B、GCK2B。另外，显示控制电路DCC向源极驱动器SD供给源极启动脉冲SSP、数字数据DAT、极性信号POL和源极时钟信号SCK。栅极、Cs驱动器G-CsD包括由多级构成的移位寄存器SR和多个D锁存电路CSL，与移位寄存器的一级对应地设置有一个反转器、一个D锁存电路CSL和一个缓冲器。以下适当将移位寄存器的i级(i = 1……η-1、η、η+1……)简记作i级SRi0另外，与移位寄存器的i级 SRi对应地设置有D锁存电路CSLi。将来自移位寄存器的i级SRi的输出信号(0UTB信号)，经由反转器和缓冲器供给到显示部DAR的扫描信号线Gi。另外，将来自与i级SRi对应的D锁存电路CSLi的输出信号(out信号、CS信号)，供给到显示部DAR的保持电容配线CSi-Ι。例如，η级Sfoi的 OUTB信号，经由反转器和缓冲器供给到扫描信号线&!，来自与η级Sfoi对应的D锁存电路 CSLn的输出信号(out信号、CS信号)，供给到显示部DAR的保持电容配线CSn_l。在显示部DAR中，扫描信号线与和PMn内的像素电极连接的晶体管的栅极连接，并且在PMn 内的像素电极和保持电容配线Csn之间形成保持电容(辅助电容)，另外，扫描信号线&1-1 与和PDCn-I内的像素电极连接的晶体管的栅极连接，并且在PDCn-I内的像素电极和保持电容配线Csn-I之间形成保持电容(辅助电容)。另外，与一根数据信号线对应地设置有一个模拟开关asw和反转器，该反转器的输入与AONB信号线连接，数据信号线的端部与模拟开关asw的一个导通端子连接，模拟开关asw的另一个导通端子与Vcom(共用电极电位)电源连接，模拟开关asw的N沟道侧栅极与反转器的输出连接，模拟开关asw的P沟道侧栅极与AONB信号线连接。图43是表示图42所示的移位寄存器SR的i级SRi的结构的电路图。如该图所示，移位寄存器的各级包括具有SB端子、RB端子和miTB端子的上述实施方式中记载的触发器FF ；两个模拟开关ASW1、ASW2 ；NAND ；反转器；CKB端子；ONB端子；和M端子，触发器 FF的QB端子与NAND的一个输入连接，NAND的输出与M端子、反转器的输入、模拟开关ASWl 的P沟道侧栅极和模拟开关ASW2的N沟道侧栅极连接，反转器的输出与模拟开关ASWl的 N沟道侧栅极、模拟开关ASW2的P沟道侧栅极连接，模拟开关ASWl的一个导通电极与ONB 端子连接，并且模拟开关ASW2的一个导通电极与CKB端子连接，模拟开关ASWl的另一个导通电极、模拟开关ASW2的另一个导通电极、作为该级的输出端子的OUTB端子、NAND的另一个输入和FF的RB端子连接。在i级SRi中，在触发器FF的QB信号(NAND的一个输入X)为High (无效)的期间，如果OUTB信号(NAND的另一个输入Y)为High (无效)，则NAND的输出(M信号)为 Low (模拟开关ASWl导通且ASW2断开)，AONB信号(无效，为Vdd)输出到OUTB端子，另一方面，如果OUTB信号(NAND的另一个输入Y)为Low(有效)，则NAND的输出(M信号)为 High (模拟开关ASWl断开且ASW2导通)，获取GCKB信号并将其从OUTB端子输出。另外， 在触发器FF的QB信号为Low (有效)的期间，NAND的一个输入X为Low且NAND的另一个输入Y为Low，因此NAND的输出(M信号)为High (模拟开关ASWl断开且ASW2导通)，获取GCKB信号并将其从OUTB端子输出。即，NAND、反转器和模拟开关ASWl、ASW2构成使用触发器FF的输出来生成OUTB信号的信号生成电路，特别是反转器和模拟开关ASW1、ASW2，构成根据NAND的输出(M信号)获取AONB信号或时钟信号的栅极电路。D锁存电路CSLi的结构与图39相同，在CK信号(输入到CK端子的信号)为有效
30(High)的期间，获取D信号(输入到D端子的信号)，将其锁存。即，如果在CK信号为有效期间D信号从Low变为High，则out信号(从out端子输出的信号)从电源VCSL的电位上升到电源VCSH的电位，以后维持电源VCSH的电位，如果在CK信号为有效期间D信号从 High变为Low，则out信号(从out端子输出的信号)从电源VCSH的电位下降到电源VCSL 的电位，以后维持电源VCSL的电位。在液晶显示装置!Be的G-CsD的移位寄存器SR中，本级的OUTB端子与下一级的SB 端子连接。另外，本级的M端子与和本级对应的D锁存电路的CK端子连接。例如，η级Sfoi 的OUTB端子与(η+1)级Sfoi+l的SB端子连接，η级Sfoi的M端子与和η级Sfoi对应的D锁存电路CSLn的CK端子连接。另外，GSPB信号输入移位寄存器SR的初级的SB端子。另外，在G-CsD中，奇数级的CKB端子和偶数级的CKB端子与不同的GCK线(供给GCK的线)连接，各级的INITB端子与共用的INITB线(供给INITB信号的线)连接， 各级的ONB端子与共用的AONB线(供给AON信号的线)连接。例如，η级Sfoi的CKB端子与GCK2B信号线连接，(η+1)级Sfoi+l的CKB端子与GCKlB信号线连接，η级Sfoi和(η+1) 级Sfoi+Ι各自的INITB端子与共用的INITB信号线连接，η级Sfoi和(η+1)级Sfoi+Ι各自的ONB端子与共用的AONB信号线连接。而且，按每与连续的两级对应的两个D锁存电路，D 端子与不同的CMI线(供给CMI信号的线)连接。例如，与(n-1)级Sfoi-I对应的D锁存电路CSLn-I的D端子与CMIl信号线连接，与η级Sfoi对应的D锁存电路CSLn的D端子与 CMIl信号线连接，与(η+1)级Sfoi+Ι对应的D锁存电路CSLn+Ι的D端子与CMI2信号线连接，与(n+2)级Sfoi+2对应的D锁存电路CSLn+2的D端子与CMI2信号线连接。图44是表示液晶显示装置!Be的驱动方法的时序图。另外，图中AONB是指AON信号，INITB是指初始化信号，GSPB是指栅极启动脉冲信号，GCKlB是指GCKlB信号，GCK2B是指 GCK2B 信号，CMIl 是指 CMIl 信号，CMI2 是指 CMI2 信号，SBi、RBi、QBi 和 OUTBi (i = n_l、 η、η+1)分别指i级SRi的SB信号(SB端子的电位)、RB信号(RB端子的电位)、QB信号 (QB端子的电位)和OUTB信号(0UTB端子的电位)，CSi (i = n_l、n、n+l)是指与i级SRi 对应的保持电容配线CSi的电位(=D锁存电路CSLi的out端子的电位)。另外在本图中，设极性信号POL的周期为一个水平扫描期间1H( S卩，供给到同一数据信号线的数据信号的极性每IH反转)，设CMI1、CMI2分别为同相位。在液晶显示装置3e中，显示视频的最初的帧(垂直扫描期间)之前，进行以下的显示准备动作。具体而言，使AONB信号和miTB信号均在规定期间有效(Low)，在使AONB 信号为无效后使INITB信号无效，在AONB信号为有效的期间，将各GCKB信号固定为有效 (Low)，并且将各CMI信号固定为High (或Low)。由此，在移位寄存器SR的各级，将AONB信号经由ASWl从OUTB端子输出，ASWl立即断开而ASW2导通，因此所有级的OUTB信号为有效 (Low)，所有扫描信号线被选择。另外此时，与各数据信号线对应的模拟开关asw导通，因此向所有数据信号线供给Vcom。另外，输入到各级的SB信号、RB信号和IOTTB信号全都为有效(Low)，因此各级的触发器的QB信号为无效(High)。另外，由于各级的M信号(从M端子输出的信号)也为有效(High)，所以各D锁存电路将CMIl信号(Low)或CMI2信号(Low) 锁存，供给到保持电容配线的out信号(CS信号)变为电源VCSL的电位。以上的显示准备动作结束后(AONB信号和INITB信号依次变为无效后)，成为如下状态在显示部DAR的所有PIX写入Vcom，使设置于移位寄存器的各级的触发器的QB输出为无效(High)，使各D锁存电路的out信号(保持电容配线的电位)变为电源VCSL的电位。在液晶显示装置!Be中，在显示最初的帧时(最初的垂直扫描期间)进行以下的动作。即，当输入到移位寄存器SR的本级的SB信号为有效(=Low)时，本级的FF的输出被置位而变为有效，本级获取GCKB信号。当本级的GCKB信号为有效(=Low)时，本级的OUTB 信号为有效(=Low)，并且下一级的SB信号为有效，且本级的FF被复位而变为High (无效)。由于此时本级的OUTB信号为Low( S卩，NAND的输出为High)，所以GCKB信号被继续获取到本级，在GCKB信号变为High (无效)时，本级的OUTB信号变为High，并且NAND的输出变为Low，以后从OUTB端子输出AONB信号，OUTB信号变为High (无效)。另外，当下一级的M信号为有效时，与下一级对应的D锁存电路将CMIl信号或 CMI2信号锁存。由此，与本级对应的D锁存电路的out信号(与本级对应的保持电容配线的电位)，在本级的OUTB信号变为无效(与本级对应的扫描信号线断开)后，从电源VCSL 的电位向电源VCSH的电位上升(在与本级对应的像素写入正极性的数据信号的情况)，或从电源VCSH的电位向电源VCSL的电位下降(在与本级对应的像素写入负极性的数据信号的情况)。例如，当η级Sfoi的M信号为有效时，与η级Sfoi对应的D锁存电路CSLn将CMIl 信号锁存。由此，D锁存电路CSLn的out信号(保持电容配线CSn-I的电位)，在(n_l)级 SRn-I的OUTB信号变为无效(扫描信号线&ι_1导通、断开)后，从电源VCSL的电位上升到电源VCSH的电位。在此，如POL所示正极性的数据信号写入与(n-1)级Sfoi-I对应的像素 PDCn-I，通过保持电容配线CSn-I的上升，能够使有效电位上升到高于数据信号的电位(提高像素PMn-I的亮度)。另夕卜，当(n+1)级Sfoi+Ι的M信号为有效时，与(n+1)级Sfoi+Ι对应的D锁存电路 CSLn+1将CMI2信号锁存。由此，D锁存电路CSLn+Ι的out信号(保持电容配线CSn的电位)，在η级Sfoi+Ι的OUTB信号变为无效(扫描信号线导通、断开)后，从电源VCSH的电位下降到电源VCSL的电位。在此，如POL所示负极性的数据信号写入与η级Sfoi对应的像素ΡΜη，通过保持电容配线CSn的下降，能够使有效电位降低到低于数据信号(提高像素 PIXn的亮度)。另外，当(η+2)级Sfoi+2的M信号为有效时，与(n+2)级Sfoi+2对应的D锁存电路CSLn+2将CMI2信号锁存。由此，D锁存电路CSLn+2的out信号(保持电容配线CSn+1 的电位)，在η级Sfoi+1的OUTB信号变为无效(扫描信号线&1+1导通、断开)后，从电源 VCSL的电位上升到电源VCSH的电位。在此，如POL所示正极性的数据信号写入与(n+1)级 Sfoi+Ι对应的像素PMn+l，通过保持电容配线CSn+Ι的上升，能够使有效电位上升到高于数据信号的电位(提高像素PMn+l的亮度)。另外，在第二帧以后，进行与最初的帧同样的显示。但是，由于POL的相位按每一帧错开半个周期，所以供给到同一像素电极PIXi的数据信号的极性按每一帧反转。相应地，D锁存电路CSLi的out信号(保持电容配线CSi的电位)的上升和下降也按每一帧交替。在液晶显示装置!Be中，使用上述实施方式记载的触发器，因此能够将G_Cs驱动器小型化。另外，通过将移位寄存器的内部信号(M信号)输入到D锁存电路的CK端子，在 G-Cs驱动器内不需要NOR电路、OR电路，能够进一步小型化。另外，由于在显示最初的帧之前在所有像素同时写入同电位(例如Vcom)，所以能够使显示最初的帧之前的画面紊乱消失。另外，在向所有像素写入同电位时也同时进行移位寄存器的初始化(各级的触发器的初始化)，因此与分别进行向所有像素写入同电位和触发器的初始化的现有的液晶显示装置相比，能够快速地完成显示准备。另外，使INITB信号的返回(无效化)比AONB信号的返回(无效化)迟，因此即使在由AONB信号的返回引起的各级的SB信号的返回和RB信号的返回中产生延迟(偏差)，也能够可靠地进行触发器的初始化。另外，由于能够从最初的帧起对各像素行适当地进行CC驱动，所以也能够消除现有的CC驱动中能够看到的最初的帧的画面紊乱(横条纹状的不均)。进一步应该注目的是如下点在液晶显示装置!Be中，如图45所示，仅通过将CMI2 信号的相位(从图44)错开半个周期，就能够将极性信号POL的周期切换到2H(供给到同一数据信号线的数据信号的极性按每2H反转)，且从最初的帧起对各像素行适当地进行CC 驱动。即，在液晶显示装置3d中，仅通过对CS反转信号CMIl和CMI2信号各自的相位进行控制，就能够将极性信号POL的周期从IH切换到2H，也能够消除此时的画面紊乱。另外，在液晶显示装置3e的G_Cs驱动器的移位寄存器SR中，为了使其小型化而使用了上述各实施方式记载的触发器(例如，图3记载的结构)，但通过在G-Cs驱动器内不需要NOR电路、OR电路来实现小型化，因此当然也能够在G-Cs驱动器的移位寄存器SR中适用现有型的触发器(例如，图70的触发器)。也能够变更液晶显示装置!Be的各D锁存电路与CMIl线和CMI2线的连接，采用如图46的液晶显示装置3f所示的结构。S卩，D锁存电路CSLi(i = 1,2……)的i为3的倍数或3的倍数+2的D锁存电路与CMIl连接，3的倍数+1的D锁存电路与CMI2连接。通过这样的方式，如图47、48所示，仅通过将CMIl和CMI2信号的相位从相同(图47)错开半个周期(图48)，就能够将极性信号POL的周期从IH切换到3H，且从最初的帧起对各像素行适当地进行CC驱动。即，在液晶显示装置3f中，仅通过对CS反转信号CMIl和CMI2信号各自的相位进行控制，就能够将极性信号POL的周期从IH切换到3H，也能够消除此时的画面紊舌L。也能够将液晶显示装置3e的移位寄存器的各级的结构(参照图43)变更为如图 49所示。S卩，使图43的ASWl为单沟道(P沟道)晶体管TR。通过这样的方式，能够使晶体
管进一步小型化。[适用于移位寄存器的方式4]图51是表示本发明的液晶显示装置3g的结构的电路图。液晶显示装置3g具有显示部DAR、栅极驱动器⑶、源极驱动器SD和显示控制电路DCC。显示控制电路DCC向栅极驱动器⑶供给AONB信号(全部导通信号)、栅极启动脉冲GSP、栅极导通使能信号GOE和栅极时钟信号GCK1B、GCK2B。另外，显示控制电路DCC向源极驱动器SD供给源极启动脉冲 SSP、数字数据DAT、极性信号POL和源极时钟信号SCK。栅极驱动器GD包括由多级构成的移位寄存器SR。以下适当将移位寄存器的i级(i = 1……n-l、n、n+l……)简记作i级 SRi。将来自移位寄存器的i级SRi的输出信号(0UTB信号)，经由反转器供给到显示部 DAR的扫描信号线Gi。例如，η级Sfoi的OUTB信号，经由反转器供给到扫描信号线&1。在显示部DAR中，扫描信号线与和PDCn内的像素电极连接的晶体管的栅极连接，在PDCn内的像素电极和保持电容配线Csn之间形成保持电容(辅助电容)。另外，与一根数据信号线对应地设置有一个模拟开关asw和反转器，该反转器的输入与AONB信号线连接，数据信号线的端部与模拟开关asw的一个导通端子连接，模拟开关asw的另一个导通端子与Vcom(共用电极电位)电源连接，模拟开关asw的N沟道侧栅极与反转器的输出连接，模拟开关asw的P沟道侧栅极与AONB信号线连接。图52是表示移位寄存器SR的i级SRi的结构的电路图。如该图所示，移位寄存器的各级包括具有SB端子和RB端子的本实施方式2的触发器FF ；两个模拟开关ASW1、 ASW2 ；NAND ；反转器；CKB端子；和ONB端子，触发器FF的QB端子与NAND的一个输入连接， NAND的输出与反转器的输入、模拟开关ASWl的P沟道侧栅极和模拟开关ASW2的N沟道侧栅极连接，反转器的输出与模拟开关ASWl的N沟道侧栅极和模拟开关ASW2的P沟道侧栅极连接，模拟开关ASWl的一个导通电极与ONB端子连接，并且模拟开关ASW2的一个导通电极与CKB端子连接，模拟开关ASWl的另一个导通电极、模拟开关ASW2的另一个导通电极、 作为该级的输出端子的OUTB端子、NAND的另一个输入和FF的RB端子连接。在移位寄存器SR中，本级的OUTB端子与下一级的SB端子连接。例如，η级Sfoi的 OUTB端子与(η+1)级Sfoi+Ι的SB端子连接。另外，GSPB信号输入移位寄存器SR的初级 SRl的SB端子。另外，在栅极驱动器GD中，奇数级的CKB端子和偶数级的CKB端子与不同的GCK线(供给GCK的线)连接。例如，η级Sfoi的CKB端子与GCK2B信号线连接，(η+1) 级Sfoi+Ι的CKB端子与GCKlB信号线连接。图53是表示液晶显示装置3g的驱动方法的时序图。另外，图中AONB是指AONB 信号，GSPB是指栅极启动脉冲信号，GCKlB是指GCKlB信号，GCK2B是指GCK2B信号，SBi、 RBi、QBi和OUTBi (i = η-1、η、η+1)分别指i级SRi的SB信号(SB端子的电位)、RB信号 (RB端子的电位)、QB信号(QB端子的电位)和OUTB信号(0UTB端子的电位)。在液晶显示装置3g中，显示视频的最初的帧(垂直扫描期间)之前，进行以下的显示准备动作。具体而言，AONB信号在规定期间有效(Low)，在AONB信号为有效的期间，将各GCKB信号固定为有效(Low)。由此，在移位寄存器SR的各级，将AONB信号经由ASWl从 OUTB端子输出，ASWl立即断开而ASW2导通，因此所有级的OUTB信号为有效(Low)，所有扫描信号线被选择。另外此时，与各数据信号线对应的模拟开关asw导通，因此Vcom供给到所有数据信号线。另外，输入到各级的SB信号和RB信号为有效(Low)，因此FF的QB信号为无效(High)。这是因为，在实施方式2的触发器中，在SB信号和RB信号同时有效时，以 RB信号(复位)为优先，QB信号变为无效。以上的显示准备动作结束后(Α0ΝΒ信号变为无效后)，成为如下状态=Vcom写入显示部DAR的所有PIX，使设置于移位寄存器的各级的触发器的QB输出为无效(High)。另外，在液晶显示装置3g中，在各垂直扫描期间(显示各帧时)进行以下动作。 艮口，当输入到移位寄存器SR的本级的SB信号为有效( = Low)时，本级的FF的输出被置位变为有效，本级获取GCKB信号。当本级的GCKB信号为有效( = Low)时，本级的OUTB信号为有效(=Low)，并且下一级的SB信号为有效，且本级的FF被复位而变为High (无效)。 此时本级的OUTB信号为Low(即，NAND的输出为High)，因此GCKB信号继续被获取到本级， 在GCKB信号变为High (无效)时，本级的OUTB信号变为High，并且NAND的输出变为Low， 以后从OUTB端子输出AONB信号，OUTB信号变为High (无效)。
在液晶显示装置3g中，使用上述实施方式2记载的触发器，因此能够将栅极驱动器小型化。而且，能够以不输入INITB信号的方式使移位寄存器初始化，因此能够实现进一步的小型化。另外，在显示最初的帧之前在所有像素同时写入同电位(例如Vcom)，因此能够使显示最初的帧之前的画面紊乱消失。另外，在向所有像素写入同电位时也同时进行移位寄存器的初始化(各级的触发器的初始化)，因此与分别进行向所有像素写入同电位和触发器的初始化的现有的液晶显示装置相比，能够快速地完成显示准备。另外，在如图52所示在移位寄存器的各级使用实施方式2的触发器的情况下，存在OUTB信号在反馈到NAND之前先反馈到触发器的RB端子的可能。因此，优选如图M所示构成图52的NAND。S卩，将P沟道晶体管p40的源极与VDD连接，将栅极作为NAND的输入X，将漏极作为NAND的输出M,将P沟道晶体管p41的源极与VDD连接，将栅极作为NAND 的输入Y，将漏极与N沟道晶体管n40的漏极连接，将N沟道晶体管η40的栅极与输入Y连接，将源极与N沟道晶体管n41的漏极连接，将N沟道晶体管n41的栅极与输入X连接，将漏极与VSS连接，使P沟道晶体管ρ40、41的驱动能力比N沟道晶体管η40、41的驱动能力大。通过这样的方式，将OUTB信号保持有效(Low)直至QB信号充分地变为无效(High)，能够防止在反馈到NAND之前反馈到RB端子。也能够将液晶显示装置3g的栅极驱动器⑶，如图55所示，变更为CC驱动用的栅极-Cs驱动器(G-CsD)。图55的液晶显示装置池，将液晶显示装置3d (参照图37)的G-CsD 所含的移位寄存器SR的各级变更为图52的结构，进一步除去了 miTB信号的输入。在液晶显示装置池的移位寄存器中，所有级的OUTB信号变为有效，在触发器的SB信号和RB信号同时变为有效时以RB信号(复位)为优先(即，QB信号为无效)，因此即使不输入INITB 信号也能将移位寄存器初始化。图56、57是表示液晶显示装置池的驱动方法的时序图。如这些所示，仅通过将 CMIl和CMI2信号的相位从相同(图56)错开半个周期(图57)，就能够将极性信号POL的周期从IH切换到2H，且从最初的帧起对各像素行适当地进行CC驱动。在液晶显示装置池中，使用上述实施方式2记载的触发器，因此能够将G-Cs驱动器小型化。另外，在显示最初的帧之前在所有像素同时写入同电位(例如Vcom)，因此能够使显示最初的帧之前的画面紊乱消失。另外，在向所有像素写入同电位时也同时进行移位寄存器的初始化(各级的触发器的初始化)，因此与分别进行向所有像素写入同电位和触发器的初始化的现有的液晶显示装置相比，能够快速地完成显示准备。另外，能够从最初的帧起对各像素行适当地进行CC驱动，因此也能够消除以往CC驱动中能够看到的最初的帧的画面紊乱(横条纹状的不均)。而且，能够以不输入INITB信号的方式将移位寄存器初始化，因此能够将G-CsD的电路结构简化(小型化)。而且，仅通过对CS反转信号CMIl和 CMI2信号各自的相位进行控制，就能够将极性信号POL的周期从IH切换到2H，也能够消除此时的画面紊乱。也能够将液晶显示装置3h(参照图55)的G-CsD变更为如图58所示的结构。图 58的液晶显示装置3i，将液晶显示装置3e(参照图4 的移位寄存器SR中包含的触发器变更为图52的结构，进一步除去了 INITB信号的输入。在液晶显示装置3i的移位寄存器中，所有级的OUTB信号变为有效，在触发器的SB信号和RB信号同时变为有效时以RB信号 (复位)为优先(即，QB信号为无效)，因此即使不输入INITB信号也能够将移位寄存器初始化。图59、60是表示液晶显示装置3i的驱动方法的时序图。如这些所示，仅通过将 CMIl和CMI2信号的相位从相同(图59)错开半个周期(图60)，就能够将极性信号POL的周期从IH切换到2H，且从最初的帧起对各像素行适当地进行CC驱动。在液晶显示装置3i中，能够获得与液晶显示装置池同样的效果，而且，由于在 G-Cs驱动器内不需要NOR电路、OR电路，所以能够进一步小型化。也能够变更液晶显示装置3g(图51)的移位寄存器SR的结构，采用如图61所示的液晶显示装置3j所示的结构。图62是表示液晶显示装置3j所含的移位寄存器的i级 SRi的结构的电路图。如图62所示，移位寄存器的各级包括具有SB端子和RB端子的实施方式2的触发器FF ；两个模拟开关ASW5、ASW6 ；ONB端子；和CKB端子，触发器FF的Q端子与模拟开关ASW5的P沟道侧栅极和模拟开关ASW6的N沟道侧栅极连接，QB端子与模拟开关ASW5的N沟道侧栅极和模拟开关ASW6的P沟道侧栅极连接，作为该级的输出端子的 OUTB端子、模拟开关ASW5的一个导通电极和模拟开关ASW6的一个导通电极连接，模拟开关ASW5的另一个导通电极和ONB端子连接，模拟开关ASW6的另一个导通电极和时钟信号输入用的CKB端子连接。另外，在移位寄存器SR中，本级的OUTB端子与下一级的SB端子连接，下一级的 OUTB端子与本级的RB端子连接。另外，在栅极驱动器GD中，奇数级的CKB端子和偶数级的 CKB端子与不同的GCK线(供给GCK的线)连接。图63是表示液晶显示装置3j的驱动方法的时序图，在液晶显示装置3j中也能够获得与液晶显示装置3g(参照图51)同样的效果。[适用于移位寄存器的方式5]图64是表示本发明的液晶显示装置3k的结构的电路图。液晶显示装置3k具有显示部DAR、栅极驱动器⑶、源极驱动器SD和显示控制电路DCC。显示控制电路DCC向栅极驱动器⑶供给栅极启动脉冲GSP、栅极导通使能信号GOE、AONB信号(全部导通信号)和栅极时钟信号GCK1B、GCB2B。另外，显示控制电路DCC向源极驱动器SD供给源极启动脉冲 SSP、数字数据DAT、极性信号POL和源极时钟信号SCK。栅极驱动器GD包括由多级构成的移位寄存器SR。以下适当将移位寄存器的i级(i = 1……n-l、n、n+l……)简记作i级 SRi。将来自移位寄存器的i级SRi的输出信号(0UTB信号)，经由反转器供给到显示部 DAR的扫描信号线Gi。例如，η级Sfoi的OUTB信号经由反转器供给到扫描信号线&1。在显示部DAR中，扫描信号线与和PDCn内的像素电极连接的晶体管的栅极连接，在PDCn内的像素电极和保持电容配线Csn之间形成保持电容(辅助电容)。另外，与一根数据信号线对应地设置有一个模拟开关asw和反转器，该反转器的输入与AONB信号线连接，数据信号线的端部与模拟开关asw的一个导通端子连接，模拟开关asw的另一个导通端子与Vcom(共用电极电位)电源连接，模拟开关asw的N沟道侧栅极与反转器的输出连接，模拟开关asw的P沟道侧栅极与AONB信号线连接。图65是表示移位寄存器SR的i级SRi的结构的电路图。如该图所示，移位寄存器的各级包括具有SB端子、RB端子和INITB端子的本实施方式的触发器FF ；两个模拟开关ASW1、ASW2 ；NAND ；反转器；ONB端子；和CKB端子，触发器FF的QB端子与NAND的一个输入连接，NAND的输出与反转器的输入、模拟开关ASWl的P沟道侧栅极和模拟开关ASW2的N 沟道侧栅极连接，反转器的输出与模拟开关ASWl的N沟道侧栅极和模拟开关ASW2的P沟道侧栅极连接，模拟开关ASWl的一个导通电极与ONB端子和INITB端子连接，并且模拟开关ASW2的一个导通电极与CKB端子连接，模拟开关ASWl的另一个导通电极、模拟开关ASW2 的另一个导通电极、作为该级的输出端子的OUTB端子、NAND的另一个输入和FF的RB端子连接。在移位寄存器SR中，本级的OUTB端子与下一级的SB端子连接。另外，在栅极驱动器GD中，奇数级的CKB端子和偶数级的CKB端子与不同的GCK线(供给GCK的线)连接。液晶显示装置3k的驱动方法如图53所示，显示视频的最初的帧(垂直扫描期间) 之前，进行以下的显示准备动作。具体而言，AONB信号在规定期间有效(Low)，在AONB信号为有效的期间，各GCKB信号固定为有效(Low)。由此，在移位寄存器SR的各级，AONB信号经由ASWl从OUTB端子输出，ASffl立即断开而ASW2导通，因此所有级的OUTB信号为有效(Low)，所有扫描信号线被选择。另外，此时，与各数据信号线对应的模拟开关asw导通， 因此向所有数据信号线供给Vcom。另外，AONB信号作为初始化信号输入各级的触发器的 INITB端子，各触发器的QB信号为无效(High)。以上的显示准备动作结束后(Α0ΝΒ信号变为无效后)，成为如下状态=Vcom写入显示部DAR的所有PIX，使设置于移位寄存器的各级的FF的QB输出为无效(High)。另外，在液晶显示装置3k中，在各垂直扫描期间(各帧显示时)进行以下动作。 艮口，当输入到移位寄存器SR的本级的SB信号为有效( = Low)时，本级的FF的输出被置位而变为有效，本级获取GCKB信号。当本级的GCKB信号为有效( = Low)时，本级的OUTB信号为有效(=Low)，并且下一级的SB信号为有效，且本级的FF被复位而变为High (无效)。 此时本级的OUTB信号为Low(即，NAND的输出为High)，因此GCKB信号被继续获取到本级， 在GCKB信号变为High (无效)时，本级的OUTB信号变为High，并且NAND的输出变为Low， 以后从OUTB端子输出AONB信号，OUTB信号变为High (无效)。在液晶显示装置3k中，使用上述实施方式记载的触发器，因此能够将栅极驱动器小型化。另外，通过将AONB信号作为移位寄存器的初始化信号使用而不需要另外输入 INITB信号，能够进一步小型化。而且，在显示最初的帧之前在所有像素同时写入同电位 (例如Vcom)，因此能够使显示最初的帧之前的画面紊乱消失。另外，在向所有像素写入同电位时也同时执行移位寄存器的初始化(各级的触发器的初始化)，因此与分别进行向所有像素写入同电位和触发器的初始化的现有的液晶显示装置相比，能够快速地完成显示准备。也能够将液晶显示装置3k的栅极驱动器⑶，如图66所示，变更为CC驱动用的栅极-Cs驱动器(G-CsD)。图66的液晶显示装置3r，将液晶显示装置3d (参照图37)的G-CsD 所含的移位寄存器SR的各级变更为图65的结构，进一步除去miTB信号的输入。在液晶显示装置3r的移位寄存器中，将AONB信号作为移位寄存器的初始化用信号使用，因此在所有级的OUTB信号变为有效时，各触发器的QB信号为无效。液晶显示装置3r的驱动方法如图56、57所示，仅通过将CMIl和CMI2信号的相位从相同(图56)错开半个周期(图57)，就能够将极性信号POL的周期从IH切换到2H，且从最初的帧起对各像素行适当地进行CC驱动。
在液晶显示装置3r中，使用上述实施方式记载的触发器，因此能够将G-Cs驱动器小型化。另外，在显示最初的帧之前在所有像素同时写入同电位(例如Vcom)，因此能够使显示最初的帧之前的画面紊乱消失。另外，在向所有像素写入同电位时也同时执行移位寄存器的初始化(各级的触发器的初始化)，因此与分别进行向所有像素写入同电位和触发器的初始化的现有的液晶显示装置相比，能够快速地完成显示准备。另外，能够从最初的帧起对各像素行适当地进行CC驱动，因此也能够消除以往CC驱动中能够看到的最初的帧的画面紊乱(横条纹状的不均)。而且，将AONB信号作为移位寄存器的初始化用信号使用，因此能够将G-CsD的电路结构简化(小型化)。而且，仅通过对CS反转信号CMIl和CMI2信号各自的相位进行控制，就能够将极性信号POL的周期从IH切换到2H，也能够消除此时的画面紊乱。也能够将液晶显示装置3r的G-CsD变更为如图67所示的结构。图67的液晶显示装置3s，将液晶显示装置3e(参照图4 的移位寄存器SR所含的触发器变更为图65的结构，进一步除去INITB信号的输入。在液晶显示装置3s的移位寄存器中，将AONB信号作为移位寄存器的初始化用信号使用，因此在所有级的OUTB信号变为有效时，各触发器的QB 信号为无效。液晶显示装置3s的驱动方法如图59、60所示，仅通过将CMIl和CMI2信号的相位从相同(图59)错开半个周期(图60)，就能够将极性信号POL的周期从IH切换到2H，且从最初的帧起对各像素行适当地进行CC驱动。在液晶显示装置3s中，能够获得与液晶显示装置3r同样的效果，而且，在G-Cs驱动器内不需要NOR电路、OR电路，因此能够进一步小型化。也能够变更液晶显示装置3k(参照图64)的移位寄存器SR的结构，采用如图68 所示的液晶显示装置3t所示的结构。图69是表示液晶显示装置3t所含的移位寄存器的 i级SRi的结构的电路图。如图69所示，移位寄存器的各级包括具有SB端子、RB端子和 INITB端子的各实施方式的触发器FF ；模拟开关ASW5、ASW6 ；ONB端子；和CKB端子，触发器 FF的Q端子与模拟开关ASW5的P沟道侧栅极和模拟开关ASW6的N沟道侧栅极连接，QB端子与模拟开关ASW5的N沟道侧栅极和模拟开关ASW6的P沟道侧栅极连接，作为该级的输出端子的OUTB端子、模拟开关ASW5的一个导通电极和模拟开关ASW6的一个导通电极连接， 模拟开关ASW5的另一个导通电极、ONB端子和INITB端子连接，模拟开关ASW6的另一个导通电极和时钟信号输入用的CKB端子连接。另外，在移位寄存器SR中，本级的OUTB端子与下一级的SB端子连接，下一级的 OUTB端子与本级的RB端子连接。另外，在栅极驱动器GD中，奇数级的CKB端子和偶数级的 CKB端子与不同的GCK线(供给GCK的线)连接。液晶显示装置3t的驱动方法如图63所示，在液晶显示装置3t也能够获得与液晶显示装置3k (参照图64)相同的效果。另外，上述栅极驱动器、源极驱动器或栅极-Cs驱动器，也可以与显示部的像素电路形成在单片(Monolithic)上(同一基板上)。另外，在液晶显示装置3d、3e(参照图37、42)中，也可以如图70(a)所示构成移位寄存器的触发器。图70 (a)的FF212，在图3的FF201的基础上，将p5(置位晶体管)的源极与INITB端子连接，将RB端子仅与p7的栅极和n8的栅极连接，将ρ6的漏极与VDD连接。图70(b)表示FF212的动作时序图，图70(c)表示FF212的真值表。在触发器FF212中，在 INITB端子为有效(Low)的期间SB信号为有效(Low)且RB信号为有效(Low)的情况下，Q 信号为Low且QB信号为High (无效)。另外，在液晶显示装置3d、3e中，也可以如图71 (a) 所示构成移位寄存器的触发器。即，图71 (a)的FF213，在图3的FF201中加上沟道晶体管 nT，将ηΤ的栅极与INTB端子连接，将ηΤ的漏极与ρ5(置位晶体管)的源极连接，将ηΤ的源极与RB端子连接。图71 (b)表示FF213的真值表。另外，在液晶显示装置3d、3e的驱动中，可以如图50所示，将AONB信号在同时选择期间的中途变为无效(High)，另外，也可以如图73所示，使INITB信号在AONB信号变为有效(Low)后且变为无效(High)前为有效(Low)，另外，也可以如图74所示，使INITB信号在AONB信号从有效(Low)变为无效(High)后为有效(Low)。本发明的触发器的特征在于，包括由P沟道的第一晶体管和N沟道的第二晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第一 CMOS电路；由P沟道的第三晶体管和 N沟道的第四晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第二 CMOS电路；多个输入端子；以及第一输出端子和第二输出端子，第一 CMOS电路的栅极侧、第二 CMOS电路的漏极侧和第一输出端子连接，并且第二 CMOS电路的栅极侧、第一 CMOS电路的漏极侧和第二输出端子连接，上述触发器具有栅极端子和源极端子分别与不同的输入端子连接的输入晶体管。另外，上述输入晶体管的漏极端子，直接或经由中继晶体管与第一输出端子连接。在本申请中，将晶体管(P沟道或N沟道)所具有的两个导通电极中的输出侧称为漏极端子。根据上述结构，即使不设置现有技术所需的优先决定电路，也能够在输入到上述不同的输入端子的信号各自同时有效时使某一个优先而进行输出。由此，实现触发器的小型化。在本触发器中，也能够构成为上述输入晶体管是P沟道晶体管，该输入晶体管的源极端子与在无效时为第一电位且在有效时为低于第一电位的第二电位的信号的输入端子连接。在本触发器中，也能够构成为上述输入晶体管是N沟道晶体管，该输入晶体管的源极端子与在有效时为第一电位且在无效时为低于第一电位的第二电位的信号的输入端子连接。在本触发器中，也能够构成为上述多个输入端子包括置位用信号的输入端子和复位用信号的输入端子，上述输入晶体管是栅极端子与置位用信号的输入端子连接且源极端子与复位用信号的输入端子连接的置位晶体管。在本触发器中，也能够构成为上述多个输入端子还包含初始化用信号的输入端子，该初始化用信号的输入端子与第一晶体管至第四晶体管中的任一个的源极端子连接。在本触发器中，也能够构成为包括复位晶体管，该复位晶体管的栅极端子与复位用信号的输入端子连接，源极端子与第一电源线连接，并且漏极端子与第二输出端子连接。在本触发器中，也能够构成为包括栅极端子与复位用信号的输入端子连接、源极端子与第二电源线连接且漏极端子与第二晶体管的源极端子连接的释放晶体管，和栅极端子与置位用信号的输入端子连接、源极端子与第二电源线连接且漏极端子与第四晶体管的源极端子连接的释放晶体管中的至少一个。在本触发器中，也能够构成为包括复位晶体管，该复位晶体管的栅极端子与复位用信号的输入端子连接，源极端子与第二电源线连接，并且漏极端子与第二输出端子连接。在本触发器中，也能够构成为包括栅极端子与复位用信号的输入端子连接、源极端子与第一电源线连接且漏极端子与第一晶体管的源极端子连接的释放晶体管，和栅极端子与置位用信号的输入端子连接、源极端子与第一电源线连接且漏极端子与第三晶体管的源极端子连接的释放晶体管中的至少一个。在本触发器中，也能够构成为上述多个输入端子包括置位用信号的输入端子和复位用信号的输入端子，上述输入晶体管是栅极端子与复位用信号的输入端子连接且源极端子与置位用信号的输入端子连接的置位晶体管。在本触发器中，也能够构成为上述多个输入端子还包括初始化用信号的输入端子，该初始化用信号的输入端子与第一晶体管至第四晶体管中的任一个的源极端子连接。在本触发器中，也能够构成为包括置位晶体管，该复位晶体管的栅极端子与置位用信号的输入端子连接，源极端子与第一电源线连接，并且漏极端子与第二输出端子连接。在本触发器中，也能够构成为包括栅极端子与置位用信号的输入端子连接、源极端子与第二电源线连接且漏极端子与第二晶体管的源极端子连接的释放晶体管，和栅极端子与复位用信号的输入端子连接、源极端子与第二电源线连接且漏极端子与第四晶体管的源极端子连接的释放晶体管中的至少一个。在本触发器中，也能够构成为包括置位晶体管，该置位晶体管的栅极端子与置位用信号的输入端子连接，源极端子与第二电源线连接，并且漏极端子与第二输出端子连接。在本触发器中，也能够构成为包括栅极端子与置位用信号的输入端子连接、源极端子与第一电源线连接且漏极端子与第一晶体管的源极端子连接的释放晶体管，和栅极端子与复位用信号的输入端子连接、源极端子与第一电源线连接且漏极端子与第三晶体管的源极端子连接的释放晶体管中的至少一个。在本触发器中，也能够构成为包括由P沟道的第一晶体管和N沟道的第二晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第一 CMOS电路；由P沟道的第三晶体管和N沟道的第四晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第二CMOS电路；多个输入端子；以及第一输出端子和第二输出端子，第一 CMOS电路的栅极侧、第二 CMOS电路的漏极侧和第一输出端子连接，并且第二 CMOS电路的栅极侧、第一 CMOS电路的漏极侧和第二输出端子连接，上述第一晶体管至第四晶体管包括源极端子与上述多个输入端子的一个连接的输入晶体管。在本触发器中，也能够构成为上述输入晶体管是P沟道晶体管，该输入晶体管的源极端子与在无效时为第一电位且在有效时为低于第一电位的第二电位的信号的输入端子连接。在本触发器中，也能够构成为上述输入晶体管是N沟道晶体管，该输入晶体管的源极端子与在有效时为第一电位且在无效时为低于第一电位的第二电位的信号的输入端子连接。在本触发器中，也能够构成为上述第一晶体管至第四晶体管包括多个输入晶体管。在本触发器中，也能够构成为上述第一晶体管至第四晶体管包括源极端子与置位用信号的输入端子连接的输入晶体管；和源极端子与复位用信号的输入端子连接的输
40入晶体管。在本触发器中，也能够构成为上述第一晶体管至第四晶体管还包括源极端子与初始化用信号的输入端子连接的输入晶体管。本移位寄存器的特征在于，包括上述触发器。本显示驱动电路的特征在于，包括上述触发器。本显示装置的特征在于，包括上述触发器。本显示面板的特征在于，单片地形成有上述显示驱动电路和像素电路。本移位寄存器的特征在于被用于在规定的定时进行信号线的同时选择的显示驱动电路，各级中包括上述触发器；和被输入同时选择信号，用该触发器的输出来生成本级的输出信号的信号生成电路。本移位寄存器也能够构成为各级的输出信号，通过上述同时选择信号的有效化而变为有效，在进行上述同时选择的期间中为有效，上述触发器为置位复位型，并且该触发器的输出在置位用信号和复位用信号均为有效的期间中为无效。本移位寄存器也能够构成为各级的输出信号，通过上述同时选择信号的有效化而变为有效，在进行上述同时选择的期间中为有效，上述触发器包括初始化用端子，并且在初始化用端子为有效的期间，无论其他输入端子的状态如何，该触发器的输出均为无效，上述初始化用端子被输入同时选择信号。本移位寄存器也能够构成为上述信号生成电路具有栅极电路，该栅极电路根据所输入的切换信号有选择地获取上述同时选择信号或时钟并将其作为本级的输出信号。本显示驱动电路的特征在于包括上述移位寄存器，上述移位寄存器的各级的输出信号，通过上述同时选择信号的有效化而变为有效，在进行上述同时选择期间中为有效， 上述各级的触发器为置位复位型，并且当初始化信号为有效时，无论置位用信号和复位用信号各自是有效还是无效，上述各级的触发器的输出均为无效，上述初始化用信号，在同时选择结束前为有效，在同时选择结束后为无效。本显示驱动电路的特征在于上述显示驱动电路用于显示装置中，该显示装置包括经由开关元件与数据信号线和扫描信号线连接的像素电极，并且对与该像素电极形成电容的保持电容配线供给与写入到该像素电极的信号电位的极性相应的调制信号，上述显示驱动电路包括上述移位寄存器。本显示驱动电路，也能够构成为与上述移位寄存器的各级对应地各设置有一个保持电路，并且各保持电路被输入保持对象信号，当本级中生成的控制信号为有效时，与本级对应的保持电路获取上述保持对象信号并将其保持，将本级的输出信号供给到与和本级对应的像素连接的扫描信号线，并且将与本级对应的保持电路的输出作为上述调制信号供给到与和本级的前一级对应的像素的像素电极形成电容的保持电容配线。本显示驱动电路，也能够构成为与上述移位寄存器的各级对应地各设置有一个保持电路，并且各保持电路被输入保持对象信号，当一级中生成的控制信号为有效时，与该级对应的保持电路获取上述保持对象信号并将其保持，将一个保持电路的输出作为上述调制信号供给到保持电容配线，各级中生成的控制信号，在显示视频的最初的垂直扫描期间前变为有效。本显示驱动电路，也能够构成为使供给到上述数据信号线的信号电位的极性按每多个水平扫描期间反转。本显示驱动电路，也能够构成为与上述移位寄存器的各级对应地各设置有一个保持电路，并且各保持电路被输入保持对象信号，本级的输出信号和本级的后一级的输出信号被输入逻辑电路，并且当该逻辑电路的输出变为有效时，与本级对应的保持电路获取上述保持对象信号并将其保持，将本级的输出信号供给到与和本级对应的像素连接的扫描信号线，并且将与本级对应的保持电路的输出作为上述调制信号供给到与和本级对应的像素的像素电极形成电容的保持电容配线，使输入到多个保持电路的保持对象信号的相位， 与输入到其它的多个保持电路的保持对象信号的相位不同。本显示驱动电路，也能够构成为与上述移位寄存器的各级对应地各设置有一个保持电路，并且各保持电路被输入保持对象信号，当本级中生成的控制信号变为有效时，与本级对应的保持电路获取上述保持对象信号并将其保持，将本级的输出信号供给到与和本级对应的像素连接的扫描信号线，并且将与本级对应的保持电路的输出作为上述调制信号供给到与本级的前一级对应的像素的像素电极形成电容的保持电容配线，使输入到多个保持电路的保持对象信号的相位，与输入到其它的多个保持电路的保持对象信号的相位不同。本显示驱动电路，也能够构成为在使供给到上述数据信号线的信号电位的极性按每η个水平扫描期间反转的模式、和使供给到数据信号线的信号电位的极性按每m个水平扫描期间反转的模式间切换，其中，η为自然数，m为不同于η的自然数。本显示驱动电路，也能够构成为输入到属于第一组的各保持电路的保持对象信号的相位、和输入到属于第二组的各保持电路的保持对象信号的相位，根据各模式设定。本发明并不限定于上述实施方式，基于公知技术和技术常识对上述实施方式进行适当变更而得的方式和将它们组合而得的方式均包含在本发明的实施方式中。另外，各实施方式所记载的作用效果等也只是例示而已。工业上的可利用性本发明的触发器和具有该触发器的移位寄存器，例如适用于液晶显示装置。附图符号说明FF 触发器ST 置位晶体管(输入晶体管)RT 复位晶体管(输入晶体管)LRT 锁存解除晶体管LC 锁存电路SR 移位寄存器SRn 移位寄存器的η级DCC 显示控制电路⑶ 栅极驱动器SD 源极驱动器G-CsD栅极-Cs驱动器DAR 显示部Gn 扫描信号线
CSn 保持电容配线PIXn 像素CSLn D锁存电路POL (数据)极性信号CMIl CMI2CS 反转信号ASffl ASW asw模拟开关3a 3k 3r、3s、3t 液晶显示装置
权利要求
1.一种触发器，其特征在于，包括由P沟道的第一晶体管和N沟道的第二晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第一 CMOS电路；由P沟道的第三晶体管和N沟道的第四晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第二 CMOS电路；多个输入端子；以及第一输出端子和第二输出端子，第一 CMOS电路的栅极侧、第二 CMOS电路的漏极侧和第一输出端子连接，并且第二 CMOS电路的栅极侧、第一 CMOS电路的漏极侧和第二输出端子连接，所述触发器具有栅极端子和源极端子分别与不同的输入端子连接的输入晶体管。
2.如权利要求1所述的触发器，其特征在于所述输入晶体管的漏极端子与第一输出端子连接。
3.如权利要求1所述的触发器，其特征在于所述输入晶体管是P沟道晶体管，该输入晶体管的源极端子与在无效时为第一电位且在有效时为低于第一电位的第二电位的信号的输入端子连接。
4.如权利要求1所述的触发器，其特征在于所述输入晶体管是N沟道晶体管，该输入晶体管的源极端子与在有效时为第一电位且在无效时为低于第一电位的第二电位的信号的输入端子连接。
5.如权利要求2所述的触发器，其特征在于所述多个输入端子包括置位用信号的输入端子和复位用信号的输入端子，所述输入晶体管是栅极端子与置位用信号的输入端子连接且源极端子与复位用信号的输入端子连接的置位晶体管。
6.如权利要求2所述的触发器，其特征在于所述多个输入端子还包括初始化用信号的输入端子，该初始化用信号的输入端子与第一晶体管至第四晶体管中的任一个的源极端子连接。
7.如权利要求5所述的触发器，其特征在于包括复位晶体管，该复位晶体管的栅极端子与复位用信号的输入端子连接，源极端子与第一电源线连接，并且漏极端子与第二输出端子连接。
8.如权利要求5所述的触发器，其特征在于包括栅极端子与复位用信号的输入端子连接、源极端子与第二电源线连接且漏极端子与第二晶体管的源极端子连接的释放晶体管，和栅极端子与置位用信号的输入端子连接、 源极端子与第二电源线连接且漏极端子与第四晶体管的源极端子连接的释放晶体管中的至少一个。
9.如权利要求5所述的触发器，其特征在于包括复位晶体管，该复位晶体管的栅极端子与复位用信号的输入端子连接，源极端子与第二电源线连接，并且漏极端子与第二输出端子连接。
10.如权利要求9所述的触发器，其特征在于包括栅极端子与复位用信号的输入端子连接、源极端子与第一电源线连接且漏极端子与第一晶体管的源极端子连接的释放晶体管，和栅极端子与置位用信号的输入端子连接、 源极端子与第一电源线连接且漏极端子与第三晶体管的源极端子连接的释放晶体管中的至少一个。
11.如权利要求2所述的触发器，其特征在于所述多个输入端子包括置位用信号的输入端子和复位用信号的输入端子，所述输入晶体管是栅极端子与复位用信号的输入端子连接且源极端子与置位用信号的输入端子连接的复位晶体管。
12.如权利要求11所述的触发器，其特征在于所述多个输入端子还包括初始化用信号的输入端子，该初始化用信号的输入端子与第一晶体管至第四晶体管中的任一个的源极端子连接。
13.如权利要求11所述的触发器，其特征在于包括置位晶体管，该置位晶体管的栅极端子与置位用信号的输入端子连接，源极端子与第一电源线连接，并且漏极端子与第二输出端子连接。
14.如权利要求13所述的触发器，其特征在于包括栅极端子与置位用信号的输入端子连接、源极端子与第二电源线连接且漏极端子与第二晶体管的源极端子连接的释放晶体管，和栅极端子与复位用信号的输入端子连接、 源极端子与第二电源线连接且漏极端子与第四晶体管的源极端子连接的释放晶体管中的至少一个。
15.如权利要求11所述的触发器，其特征在于包括置位晶体管，该置位晶体管的栅极端子与置位用信号的输入端子连接，源极端子与第二电源线连接，并且漏极端子与第二输出端子连接。
16.如权利要求15所述的触发器，其特征在于包括栅极端子与置位用信号的输入端子连接、源极端子与第一电源线连接且漏极端子与第一晶体管的源极端子连接的释放晶体管，和栅极端子与复位用信号的输入端子连接、 源极端子与第一电源线连接且漏极端子与第三晶体管的源极端子连接的释放晶体管中的至少一个。
17.—种触发器，其特征在于，包括由P沟道的第一晶体管和N沟道的第二晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第一 CMOS电路；由P沟道的第三晶体管和N沟道的第四晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第二 CMOS电路；多个输入端子；以及第一输出端子和第二输出端子，第一 CMOS电路的栅极侧、第二 CMOS电路的漏极侧和第一输出端子连接，并且第二 CMOS电路的栅极侧、第一 CMOS电路的漏极侧和第二输出端子连接，所述第一晶体管至第四晶体管包括源极端子与所述多个输入端子的一个连接的输入晶体管。
18.如权利要求17所述的触发器，其特征在于所述输入晶体管是P沟道晶体管，该输入晶体管的源极端子与在无效时为第一电位且在有效时为低于第一电位的第二电位的信号的输入端子连接。
19.如权利要求17所述的触发器，其特征在于所述输入晶体管是N沟道晶体管，该输入晶体管的源极端子与在有效时为第一电位且在无效时为低于第一电位的第二电位的信号的输入端子连接。
20.如权利要求17所述的触发器，其特征在于所述第一晶体管至第四晶体管包括多个输入晶体管。
21.如权利要求20所述的触发器，其特征在于所述第一晶体管至第四晶体管包括源极端子与置位用信号的输入端子连接的输入晶体管；和源极端子与复位用信号的输入端子连接的输入晶体管。
22.如权利要求21所述的触发器，其特征在于所述第一晶体管至第四晶体管还包括源极端子与初始化用信号的输入端子连接的输入晶体管。
23.—种移位寄存器，其特征在于包括权利要求1至22中任一项所述的触发器。
24.—种显示驱动电路，其特征在于包括权利要求1至22中任一项所述的触发器。
25.—种显示装置，其特征在于包括权利要求1至22中任一项所述的触发器。
26.—种显示面板，其特征在于单片地形成有权利要求M所述的显示驱动电路和像素电路。
27.—种移位寄存器，其特征在于被用于在规定的定时进行信号线的同时选择的显示驱动电路，各级中包括权利要求 1所述的触发器；和被输入同时选择信号，用该触发器的输出来生成本级的输出信号的信号生成电路。
28.如权利要求27所述的移位寄存器，其特征在于各级的输出信号，通过所述同时选择信号的有效化而变为有效，在进行所述同时选择的期间中为有效，所述触发器为置位复位型，并且其输出在置位用信号和复位用信号均为有效的期间中为无效。
29.如权利要求27所述的移位寄存器，其特征在于各级的输出信号，通过所述同时选择信号的有效化而变为有效，在进行所述同时选择的期间中为有效，所述触发器包括初始化用端子，并且在初始化用端子为有效的期间，无论其他输入端子的状态如何，该触发器的输出均为无效，所述初始化用端子被输入同时选择信号。
30.如权利要求27所述的移位寄存器，其特征在于所述信号生成电路具有栅极电路，该栅极电路根据所输入的切换信号有选择地获取所述同时选择信号或时钟并将其作为本级的输出信号。
31.一种显示驱动电路，其特征在于包括权利要求27的移位寄存器，所述移位寄存器的各级的输出信号，通过所述同时选择信号的有效化而变为有效，在进行所述同时选择的期间中为有效，所述各级的触发器为置位复位型，并且当初始化用信号为有效时，无论置位用信号和复位用信号各自是有效还是无效，所述各级的触发器的输出均为无效，所述初始化用信号，在同时选择结束前为有效，在同时选择结束后为无效。
32.—种显示驱动电路，其特征在于所述显示驱动电路用于显示装置中，该显示装置包括经由开关元件与数据信号线和扫描信号线连接的像素电极，并且对与该像素电极形成电容的保持电容配线供给与写入该像素电极的信号电位的极性相应的调制信号，所述显示驱动电路包括权利要求23所述的移位寄存器。
33.如权利要求32所述的显示驱动电路，其特征在于与所述移位寄存器的各级对应地各设置有一个保持电路，并且各保持电路被输入保持对象信号，当本级中生成的控制信号变为有效时，与本级对应的保持电路获取所述保持对象信号并将其保持，将本级的输出信号供给到与和本级对应的像素连接的扫描信号线，并且将与本级对应的保持电路的输出作为所述调制信号供给到与和本级的前一级对应的像素的像素电极形成电容的保持电容配线。
34.如权利要求32所述的显示驱动电路，其特征在于与所述移位寄存器的各级对应地各设置有一个保持电路，并且各保持电路被输入保持对象信号，当一级中生成的控制信号为有效时，与该级对应的保持电路获取所述保持对象信号并将其保持，将一个保持电路的输出作为所述调制信号供给到保持电容配线，各级中生成的控制信号，在显示视频的最初的垂直扫描期间前变为有效。
35.如权利要求32所述的显示驱动电路，其特征在于使供给到所述数据信号线的信号电位的极性按每多个水平扫描期间反转。
36.如权利要求35所述的显示驱动电路，其特征在于与所述移位寄存器的各级对应地各设置有一个保持电路，并且各保持电路被输入保持对象信号，本级的输出信号和本级的后一级的输出信号被输入到逻辑电路，并且当该逻辑电路的输出变为有效时，与本级对应的保持电路获取所述保持对象信号并将其保持，将本级的输出信号供给到与和本级对应的像素连接的扫描信号线，并且将与本级对应的保持电路的输出作为所述调制信号供给到与和本级对应的像素的像素电极形成电容的保持电容配线，使输入到多个保持电路的保持对象信号的相位，与输入到其它的多个保持电路的保持对象信号的相位不同。
37.如权利要求35所述的显示驱动电路，其特征在于与所述移位寄存器的各级对应地各设置有一个保持电路，并且各保持电路被输入保持对象信号，当本级中生成的控制信号变为有效时，与本级对应的保持电路获取所述保持对象信号并将其保持，将本级的输出信号供给到与和本级对应的像素连接的扫描信号线，并且将与本级对应的保持电路的输出作为所述调制信号供给到与和本级的前一级对应的像素的像素电极形成电容的保持电容配线，使输入到多个保持电路的保持对象信号的相位，与输入到其它的多个保持电路的保持对象信号的相位不同。
38.如权利要求36或37所述的显示驱动电路，其特征在于在使供给到所述数据信号线的信号电位的极性按每η个水平扫描期间反转的模式、和使供给到数据信号线的信号电位的极性按每m个水平扫描期间反转的模式间切换，其中，η 为自然数，m为不同于η的自然数。
39.如权利要求38所述的显示驱动电路，其特征在于输入到属于第一组的各保持电路的保持对象信号的相位、和输入到属于第二组的各保持电路的保持对象信号的相位，根据各模式设定。
全文摘要
一种触发器，包括由P沟道的第一晶体管和N沟道的第二晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第一CMOS电路；由P沟道的第三晶体管和N沟道的第四晶体管的栅极端子彼此连接且漏极端子彼此连接而得的第二CMOS电路；多个输入端子；以及第一输出端子和第二输出端子，第一CMOS电路的栅极侧、第二CMOS电路的漏极侧和第一输出端子连接，并且第二CMOS电路的栅极侧、第一CMOS电路的漏极侧和第二输出端子连接，上述第一晶体管至第四晶体管包括源极端子与上述多个输入端子的一个连接的输入晶体管。根据上述结构，能够实现触发器的小型化。
文档编号G02F1/133GK102460971SQ201080026980
公开日2012年5月16日 申请日期2010年3月26日 优先权日2009年6月17日
发明者佐佐木宁, 古田成, 山口尚宏, 村上祐一郎, 横山真 申请人:夏普株式会社