专利名称：画素阵列基板的制作方法
技术领域：
本实用新型是有关于一种显示器的元件，且特别是有关于一种画素阵列基板(pixel array substrate)
背景技术：
目前有些大尺寸或高分辨率的液晶显示器(Liquid Crystal Display, LCD)具有大量的扫描线(scan line)，而这类型的液晶显示器在运作时会一次驱动多条相邻的扫描线，以开启多个薄膜晶体管(Thin-Film Transistor, TFT)。这样能增加各个画素电极(pixel electrode)所对应的液晶电容(liquid crystal capacitance)的充电时间，进而减少发生液晶电容充电不足的情形。在上述液晶显示器中，各个画素电极以及与其相邻的扫描线二者会形成耦合电容，而所述耦合电容会影响画素电极所产生的灰阶电压。当液晶显示器运作时，一些扫描线会被驱动，以使一些画素电极产生灰阶电压来对液晶电容充电。然而，此时，仍有其它扫描线未被驱动，所以所述耦合电容所存有的电荷量并不一致。这可能会造成画素电极所产生错误的灰阶电压，破坏液晶显示器的画面质量。
实用新型内容有鉴于此，本实用新型的主要目的在于提供一种能降低耦合电容对灰阶电压的影响的画素阵列基板。为达到上述目的，本实用新型提出一种画素阵列基板，其包括一基板、多条扫描线、多条数据线、多条共享线、多个画素单元、一绝缘层以及多个遮蔽电极。基板具有一平面。所述扫描线彼此并列，并配置在该平面上；而所述数据线彼此并列，并配置在该平面上；所述数据线与所述扫描线交错，在平面上划分出多个画素区域。所述共享线与所述扫描线并列，并配置在平面上。各个画素单元配置在其中一个画素区域内，各画素单元并包括一画素开关、一画素电极以及一导电柱。所述画素开关电性连接所述扫描线与所述数据线。所述导电柱连接在所述画素开关与所述画素电极之间，其中各个画素电极具有一第一侧边缘，而位于相邻二条扫描线之间的所述第一侧边缘均面向其中一条扫描线。绝缘层配置在所述画素电极与平面之间，并覆盖所述扫描线、所述数据线、所述共享线以及所述画素开关。所述导电柱配置在绝缘层中。所述遮蔽电极分别配置在所述画素区域内，并位于所述画素电极与平面之间。所述遮蔽电极分别与所述画素电极部分重叠，其中各个遮蔽电极凸出于其中一个第一侧边缘，且所述遮蔽电极均与所述共享线、所述扫描线以及所述数据线电性绝缘。在本实用新型一实施例中，上述画素阵列基板更包括一保护层。保护层配置在平面与绝缘层之间，并覆盖所述扫描线与所述共享线，其中所述遮蔽电极配置在保护层与绝缘层之间。在本实用新型一实施例中，各个画素区域内的遮蔽电极的数量为一个。[0008]在本实用新型一实施例中，各个画素区域内的遮蔽电极的数量为多个。在本实用新型一实施例中，各个画素电极更具有一对彼此相对的第二侧边缘，而第一侧边缘连接在该两个第二侧边缘之间。同一画素区域内的其中一个遮蔽电极凸出于该两个第二侧边缘。在本实用新型一实施例中，上述画素阵列基板更包括多个电容电极。所述电容电极分别配置在所述画素区域内，并连接所述共享线。绝缘层更覆盖所述电容电极，而各个电容电极与其中一个画素电极部分重叠。在本实用新型一实施例中，各个画素电极更具有一对彼此相对的第二侧边缘，而第一侧边缘连接在该两个第二侧边缘之间。各个电容电极凸出于其中一个第二侧边缘。在本实用新型一实施例中，各个画素区域内的电容电极的数量为多个。 在本实用新型一实施例中，各条共享线具有相对二侧边，而所述电容电极凸出于所述共享线的其中一个侧边。在本实用新型一实施例中，上述各条共享线具有相对二侧边，而所述电容电极凸出于所述共享线的所述侧边。在本实用新型一实施例中，各个画素区域内的遮蔽电极的数量为多个。在同一个画素区域中，电容电极位于所述遮蔽电极之间。在本实用新型一实施例中，各个画素电极更具有一对彼此相对的第二侧边缘，而第一侧边缘连接在该两个第二侧边缘之间。所述遮蔽电极的形状均为环形，且各个遮蔽电极凸出于其中一个画素电极的第一侧边缘与该两个第二侧边缘。基于上述，当本实用新型的画素阵列基板运作时，所述遮蔽电极能产生电场屏蔽效应(electric field shielding effect),进而能降低画素电极与扫描线二者所形成的耦合电容对灰阶电压的影响，以减少发生画面质量因受到耦合电容的影响而被破坏的情形。
图IA是本实用新型一实施例的画素阵列基板的俯视示意图；图IB是沿图IA中I-I线剖面所绘制的剖面示意图；图2是本实用新型另一实施例的画素阵列基板的俯视不意图；图3是本实用新型又一实施例的画素阵列基板的俯视示意图。附图标记说明100,200,300 画素阵列基板110 基板112 平面120c 共享线120d 数据线120s 扫描线130 画素单元132 画素开关134 画素电极[0032]136导电柱140绝缘层150、350遮蔽电极160保护层 170,270电容电极Cl通道层Dl漏极El第一侧边缘E2第二侧边缘E3侧边Gl栅极Pl画素区域SI源极。
具体实施方式
为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图，作详细说明如下。图IA是本实用新型一实施例的画素阵列基板的俯视示意图，而图IB是沿图IA中I-I线剖面所绘制的剖面示意图。请参阅图IA与图1B，本实施例的画素阵列基板100包括一基板110、多条扫描线120s、多条数据线120d以及多条共享线120c。基板110具有一平面112，而所述扫描线120s、数据线120d与共享线120c均配置在平面112上。所述数据线120d彼此并列，而所述扫描线120s彼此并列，其中所述数据线120d与所述扫描线120s交错，以在平面112上划分出多个画素区域P1。详细而言，所述数据线120d与所述扫描线120s呈网状排列，从而形成多个网格(lattice)，其中网格为画素区域Pl,如图IA所示。所述共享线120c与所述扫描线120s并列，而各条扫描线120s可以位于相邻二条共享线120c之间，所以共享线120c可以穿过多个画素区域P1。此外，共享线120c与扫描线120s 二者可以是由同一层膜层制作而成。举例而言，共享线120c与扫描线120s 二者可以是由同一层金属层经微影(photolithography)及蚀刻(etching)后而形成。因此,构成共享线120c与扫描线120s 二者的材料均可相同。画素阵列基板100更包括多个画素单元130与一绝缘层140 (如图IB所示)。各个画素单元130配置在其中一个画素区域Pl内，并包括一画素开关132、一画素电极134与一导电柱136。绝缘层140配置在所述画素电极134与平面112之间，并覆盖扫描线120s、数据线120d、共享线120c以及画素开关132，而共享线120c与画素电极134部分重叠，如图IA所示。所述导电柱136配置在绝缘层140中，并连接在所述画素开关132与所述画素电极134之间，以使画素开关132电性连接画素电极134。所述画素开关132电性连接所述扫描线120s与所述数据线120d。详细而言，各个画素开关132可以是场效晶体管(Field-Effect Transistor, FET),并且可以包括一源极SI、一漏极D1、一栅极Gl以及一通道层Cl，其中源极SI、漏极Dl与通道层Cl均位于栅极Gl的上方，而通道层Cl位于栅极Gl与源极SI之间，以与栅极Gl与漏极Dl之间。此外，通道层Cl可以是一种半导体层。在同一个画素单元130中，栅极Gl连接扫描线120s，并且可以与扫描线120s—体成型。详细而言，栅极Gl与扫描线120s 二者可由同一层膜层制作而成，例如栅极Gl与扫描线120s 二者可由同一层金属层经微影及蚀刻后而形成。源极SI连接数据线120d，而漏极Dl连接导电柱136。当多条扫描线120s驱动时，已驱动的扫描线120s所电性连接的多个画素开关132会被开启。此时，数据线120d所输出的灰阶信号会输入至所述已开启的画素开关132的源极SI，并且依序经过通道层Cl、漏极Dl与导电柱136。之后，灰阶信号传递至画素电极134，从而产生灰阶电压。画素阵列基板100更包括多个遮蔽电极150，其中所述遮蔽电极150分别配置在所述画素区域Pl内，并且位于所述画素电极134与平面112之间(如图IB所示)。此外，在图IA所示的实施例中，各个画素区域Pl内的遮蔽电极150的数量可以仅为一个。 所述遮蔽电极150分别与所述画素电极134部分重叠。各个画素电极134具有一第一侧边缘El以及一对彼此相对的第二侧边缘E2。在各个画素电极134中，第一侧边缘El连接在所述第二侧边缘E2之间，而各个遮蔽电极150凸出于其中一个第一侧边缘E1。所述遮蔽电极150均与所述共享线120c、所述扫描线120s以及所述数据线120d电性绝缘，而位于相邻二条扫描线120s之间的所述第一侧边缘El均会面向其中一条扫描线120s，所以遮蔽电极150会配置在其中一条扫描线120s与其中一个画素电极134之间。画素电极134以及其第一侧边缘El所面向的扫描线120s 二者会形成影响灰阶电压的耦合电容，但是遮蔽电极150能在耦合电容中产生电场屏蔽效应，进而降低上述耦合电容对灰阶电压的影响，促使画素电极134产生合适的灰阶电压，以减少发生画面质量因受到耦合电容的影响而被破坏的情形。另外，画素阵列基板100可以更包括一保护层160，如图IB所示。保护层160配置在平面112与绝缘层140之间，并且覆盖所述扫描线120s与所述共享线120c，而所述遮蔽电极150与所述画素开关132的源极SI及漏极Dl均可配置在保护层160与绝缘层140之间。遮蔽电极150、源极SI与漏极Dl三者可以是由同一层膜层制作而成，例如是由同一层金属层经微影及蚀刻后而形成，因此构成遮蔽电极150、源极SI与漏极Dl三者的材料均可相同。在本实施例中，画素阵列基板100可以更包括多个电容电极170，其中所述电容电极170分别配置在所述画素区域Pl内，而各个画素区域Pl内的电容电极170的数量可为多个。以图IA为例，各个画素区域Pl内的电容电极170的数量为二个。此外，各个电容电极170位于画素电极134的下方，并且与画素电极134部分重叠，其中各个电容电极170凸出于其中一个第二侧边缘E2。所述电容电极170可以配置在平面112上，而电容电极170与共享线120c 二者可由同一层膜层制作而成。举例而言，电容电极170与共享线120c 二者可以是由同一层金属层经微影及蚀刻后而形成，因此构成电容电极170与共享线120c 二者的材料均可以相同，而绝缘层140更覆盖所述电容电极170。此外，由于扫描线120s与共享线120c 二者可由同一层膜层制作而成，因此电容电极170、扫描线120s与共享线120c三者更可由同一层膜层制作而成。所述电容电极170连接所述共享线120c，以使电容电极170与其所连接的共享线120c电性导通。在图IA所示的实施例中，各条共享线120c具有相对二侧边E3，而所述电容电极170凸出于所述共享线120c的其中一个侧边E3。换句话说，在同一条共享线120c中，多个电容电极170只连接其中一个侧边E3，而不连接另一个侧边E3。由于共享线120c及电容电极170均与画素电极134重叠，因此同一画素区域Pl内的共享线120c、电容电极170与画素电极134三者能形成一种用于维持灰阶电压的储存电容(storage capacitances,又称Cst)。此外,上述储存电容可以是架构在共享在线的储存电容(Cst on common)。图2是本实用新型另一实施例的画素阵列基板的俯视示意图。请参阅图2，本实施例的画素阵列基板200与画素阵列基板100 二者结构相似，功效相同，例如画素阵列基板200也包括扫描线120s、数据线120d、共享线120c与画素单元130等元件，且画素阵列基 板200、100 二者的剖面结构极为相似。因此，以下将主要介绍画素阵列基板100、200 二者的差异，并仅配合图2来进行详细的说明，不再重复介绍二者相同的技术特征及功效。画素阵列基板100、200 二者的差异包括各个画素区域Pl内的遮蔽电极150的数量，以及画素阵列基板200所包括的多个电容电极270与多条共享线120c 二者之间的连接方式。详细而言，在本实施例中，各个画素区域Pl内的遮蔽电极150的数量为多个,而在同一画素区域Pl内，其中一个遮蔽电极150凸出于画素电极134的二个第二侧边缘E2，而另一个遮蔽电极150则凸出于第一侧边缘El。各个电容电极270位于画素电极134的下方，而且电容电极270与共享线120c 二者可以是由同一层膜层制作而成。电容电极270与画素电极134部分重叠，其中各个电容电极270凸出于其中一个第二侧边缘E2。此外，在同一个画素区域Pl中，所述电容电极270可以位于所述遮蔽电极150之间，如图2所示。电容电极270与共享线120c 二者之间的连接方式不同于前述实施例中电容电极170与共享线120c 二者之间的连接方式。详细而言，在本实施例中，所述电容电极270凸出于所述共享线120c的二侧边E3。也就是说，在同一条共享线120c中，一些电容电极270连接其中一个侧边E3，而另一些电容电极270连接另一个侧边E3，如图2所示。图3是本实用新型另一实施例的画素阵列基板的俯视示意图。请参阅图3，本实施例的画素阵列基板300与画素阵列基板100相似，例如画素阵列基板300也包括扫描线120s、数据线120d、共享线120c以及画素单元130，且画素阵列基板300、100 二者的剖面结构极为相似，因此以下将主要介绍画素阵列基板100、300 二者的差异，不再重复介绍二者相同的技术特征与功效，也不绘示画素阵列基板300的剖面结构，而仅配合图3来进行详细的说明。详细而言，画素阵列基板300、100 二者的主要差异在于画素阵列基板300所包括的多个遮蔽电极350，其形状均为环形，其中各个遮蔽电极350不仅与其中一个画素电极134部分重叠，而且凸出于画素电极134的第一侧边缘El与二个第二侧边缘E2，如图3所
/Jn ο另外，在图3所示的实施例中，画素阵列基板300可以不包括任何前述实施例中的电容电极170、270。不过，共享线120c仍与画素电极134部分重叠，因此即使画素阵列基板300未包括任何电容电极170、270，同一画素区域Pl内的共享线120c与画素电极134 二者仍可以形成用于维持灰阶电压的储存电容。综上所述，本实用新型的画素阵列基板所包括的遮蔽电极能在画素电极与扫描线二者所形成的耦合电容中产生电场屏蔽效应。如此，本实用新型能降低耦合电容对灰阶电压的影响，促使画素电极产生合适的灰阶电压，以减少发生画面质量因受到耦合电容的影响而被破坏的情形。虽然本实用新型以前述实施例揭露如上，然其并非用以限定本实用新型，任何熟悉相像技术的人，在不脱离本实用新型的精神和范围内，所作 更动与润饰的等效替换，仍为本实用新型的专利保护范围内。
权利要求1.一种画素阵列基板，其特征在于，其包括 一基板，具有一平面； 多条扫描线，彼此并列，并配置在该平面上； 多条数据线，彼此并列，并配置在该平面上，所述数据线与所述扫描线交错，在该平面上划分出多个画素区域； 多条共享线，与所述扫描线并列，并配置在该平面上； 多个画素单元，各该画素单元配置在其中一个画素区域内，各画素单元包括一画素开关、一画素电极以及一导电柱，所述画素开关电性连接所述扫描线与所述数据线，所述导电柱连接在所述画素开关与所述画素电极之间，其中各该画素电极具有一第一侧边缘，而位于相邻二条扫描线之间的所述第一侧边缘均面向其中一条扫描线； 一绝缘层，配置在所述画素电极与该平面之间，并覆盖所述扫描线、所述数据线、所述共享线以及所述画素开关，其中所述导电柱配置在该绝缘层中；以及 多个遮蔽电极，分别配置在所述画素区域内，并位于所述画素电极与该平面之间，所述遮蔽电极分别与所述画素电极部分重叠，其中各该遮蔽电极凸出于其中一个第一侧边缘，且所述遮蔽电极均与所述共享线、所述扫描线以及所述数据线电性绝缘。
2.如权利要求I所述的画素阵列基板，其特征在于，该画素阵列基板更包括一保护层，该保护层配置在所述平面与所述绝缘层之间，并覆盖所述扫描线与共享线，其中所述遮蔽电极配置在该保护层与所述绝缘层之间。
3.如权利要求I所述的画素阵列基板，其特征在于，各所述画素区域内的所述遮蔽电极的数量为一个。
4.如权利要求I所述的画素阵列基板，其特征在于，各所述画素区域内的所述遮蔽电极的数量为多个。
5.如权利要求4所述的画素阵列基板，其特征在于，各所述画素电极更具有一对彼此相对的第二侧边缘，而所述第一侧边缘连接在该两个第二侧边缘之间，同一画素区域内的其中一个遮蔽电极凸出于该两个第二侧边缘。
6.如权利要求I所述的画素阵列基板，其特征在于，该画素阵列基板更包括多个电容电极，所述电容电极分别配置在所述画素区域内，并连接所述共享线，所述绝缘层更覆盖所述电容电极，而各该电容电极与其中一个画素电极部分重叠。
7.如权利要求6所述的画素阵列基板，其特征在于，各所述画素电极更具有一对彼此相对的第二侧边缘，而所述第一侧边缘连接在该两个第二侧边缘之间，各所述电容电极凸出于其中一个第二侧边缘。
8.如权利要求6所述的画素阵列基板，其特征在于，各所述画素区域内的所述电容电极的数量为多个。
9.如权利要求6所述的画素阵列基板，其特征在于，各所述共享线具有相对二侧边，而所述电容电极凸出于所述共享线的其中一个侧边。
10.如权利要求6所述的画素阵列基板，其特征在于，各所述共享线具有相对二侧边，而所述电容电极凸出于所述共享线的所述侧边。
11.如权利要求10所述的画素阵列基板，其特征在于，各所述画素区域内的所述遮蔽电极的数量为多个，在同一个画素区域中，所述电容电极位于所述遮蔽电极之间。
12.如权利要求I所述的画素阵列基板，其特征在于，各所述画素电极更具有一对彼此相对的第二侧边缘，而所述第一侧边缘连接在该两个第二侧边缘之间，所述遮蔽电极的形状均为环形，且各所述遮蔽电极凸出于其中一个画素电极的所述第一侧边缘与该两个第二侧边缘。
专利摘要本实用新型公开了一种画素阵列基板，包括一基板、多条扫描线、多条数据线、多条共享线、多个画素单元与多个遮蔽电极。扫描线、数据线与共享线均配置在基板上。所述数据线与所述扫描线交错，以在基板的平面上划分出多个画素区域。各个画素单元配置在其中一个画素区域内，并包括一画素电极。各个画素电极具有一第一侧边缘，而位于相邻二条扫描线之间的所述第一侧边缘均面向其中一条扫描线。所述遮蔽电极分别配置在所述画素区域内，并位于所述画素电极与基板之间。各个遮蔽电极凸出于其中一个第一侧边缘，并与共享线、扫描线与数据线电性绝缘。本实用新型的画素阵列基板运作时，能减少发生画面质量因受到耦合电容的影响而被破坏的情形。
文档编号G02F1/1343GK202548496SQ20122013941
公开日2012年11月21日 申请日期2012年4月5日 优先权日2012年1月5日
发明者冲田雅也, 周焕庭, 陈盈惠 申请人:Hdt股份有限公司, 中华映管股份有限公司