一种阵列基板及其驱动方法、显示装置与流程

本申请涉及显示技术领域，尤其涉及一种阵列基板及其驱动方法、显示装置。

背景技术：

tft-lcd(thinfilmtransistorliquidcrystaldisplay，薄膜晶体管-液晶显示器)或者，有机发光二极管(organiclightemittingdiode，oled)显示器作为一种平板显示装置，因其具有体积小、功耗低、无辐射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。

现有技术中，显示装置在显示的过程中，在高速视频播放时，数据的写入速度较快，当显示装置采用目前的刷新率60hz时，由于刷新率较低导致显示过程中出现视频拖影的现象，从而影响显示效果。

技术实现要素：

本申请的实施例提供一种阵列基板及其驱动方法、显示装置，能够解决高速视频播放过程中，由于刷新率较低导致出现视频拖影现象的问题。

为达到上述目的，本申请的实施例采用如下技术方案：

本申请实施例的一方面，提供的一种阵列基板，包括多条栅线和多条数据线，以及多个呈矩阵形式排列的亚像素；每一行亚像素与一条栅线相连接；相邻两条所述数据线之间设置有至少一条附加信号线；至少两行亚像素中，其中一行亚像素均与所述数据线相连接，另一行亚像素均与所述附加信号线相连接。

可选的，所述亚像素包括第一亚像素和第二亚像素；所述栅线包括第一栅线和第二栅线；所述第一亚像素与交叉设置的第一栅线和数据线相连接；所述第二亚像素与交叉设置的第二栅线和附加信号线相连接。

可选的，任意一列亚像素中，所述第一亚像素和所述第二亚像素的数量相等。

可选的，任意一列亚像素中，多个所述第一亚像素均位于所述阵列基板的上部分，多个所述第二亚像素均位于所述阵列基板的下部分。

进一步可选的，所述亚像素的像素电路包括开关晶体管和像素电极；所述开关晶体管的栅极与栅线相连接，所述开关晶体管的第一极连接所述数据线或所述附加信号线，所述开关晶体管的第二极与所述像素电极相连接。

进一步可选的，所述亚像素的像素电路包括开关晶体管、驱动晶体管以及发光器件；所述开关晶体管的栅极与所述栅线相连接，所述开关晶体管的第一极连接所述数据线或所述附加信号线，所述开关晶体管的第二极与所述驱动晶体管的栅极相连接；所述驱动晶体管的第一极连接第一工作电压端，所述驱动晶体管的第二极与所述发光器件的阳极相连接；所述发光器件的阴极连接第二工作电压端。

可选的，所述数据线和所述附加信号线异层设置。

本申请实施例的另一方面，提供一种显示装置包括如上所述的任意一种阵列基板。

可选的，所述阵列基板的非显示区域设置有栅极驱动电路，所述栅极驱动电路包括多个级联的移位寄存器单元；在栅线包括第一栅线和第二栅线的情况下：每一级移位寄存器单元连接一条第一栅线和一条第二栅线，且任意两个移位寄存器单元连接不同的所述第一栅线和不同的所述第二栅线。

可选的，所述阵列基板的非显示区域还设置有至少一个源极驱动器；数据线和附加信号线连接同一个源极驱动器中的不同驱动通道；或者，在非显示区域还设置有两个源极驱动器的情况下，所述数据线和所述附加信号线连接不同的源极驱动器。

本申请实施例的又一方面，提供一种用于驱动如上所述的任意一种阵列基板的放大，所述方法包括：同时向至少两条栅线输出栅极驱动信号，以同时开启至少两行亚像素；其中，所述至少两行亚像素中，其中一行亚像素均与数据线相连接，另一行亚像素均与附加信号线相连接；所述数据线和所述附加信号线分别向开启的亚像素充电。

可选的，在所述栅线包括第一栅线和第二栅线，所述亚像素包括第一亚像素和第二亚像素的情况下，所述方法包括：向多条第一栅线逐行输出栅极扫描信号，多行第一亚像素逐行开启；向多条第二栅线逐行输出栅极扫描信号，多行第二亚像素逐行开启；其中，所述同时向至少两条栅线输出栅极驱动信号，以同时开启至少两行亚像素包括：同时向一行所述第一栅线和一行所述第二栅线同时输出所述栅极扫描信号；所述数据线和所述附加信号线分别向开启的亚像素充电包括：数据线向开启的第一亚像素进行充电；附加信号线向开启的第二亚像素进行充电。

本申请实施例提供一种阵列基板及其驱动方法、显示装置，由上述可知，该阵列基板中，至少两行亚像素与不同的用于输出数据信号的信号线，例如数据线和附加信号线相连接。在此情况下，可以向与上述至少两行亚像素相连接的栅线同时输出栅极扫描信号，以同时开启上述至少两行亚像素。此时，开启的其中一行亚像素能够通过数据线接收上述数据信号，以完成充电。而另一行亚像素p可以通过附加信号线接收上述数据信号，以完成充电。这样一来，一方面，在显示的过程中，可以同时向至少两行亚像素写入数据信号，因此具有该阵列基板的显示装置的屏幕刷新率可以在原有基础上(例如60hz)得到提升。在此情况下，即使在高速视频播放的情况下，导致数据信号的写入速度增大，通过提高显示屏的刷新率，使得屏幕的刷新速度与上述数据信号的写入速度相匹配，从而可以解决由于刷新率较低导致显示过程中出现视频拖影现象的问题。另一方面，在同时向至少两行亚像素写入数据信号的情况下，如果保持原有的刷新率，例如60hz不变，此时每一行亚像素的充电时间得到的延长。在此情况下，如果显示装置的分辨率提升，导致亚像素的数量增加，由于一行亚像素的充电时间也增加，因此能够避免由于亚像素充电时间不足而导致的例如横纹、暗区等显示不良的出现。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种阵列基板的结构示意图；

图2为本申请实施例提供的另一种阵列基板的结构示意图；

图3为本申请实施例提供的又一种阵列基板的结构示意图；

图4为基于图2的方案提供的一种亚像素的分布示意图；

图5为用于驱动如图2所示的阵列基板的各个控制信号示意图；

图6为本申请实施例提供的与数据线相连接的亚像素位于上部分，与附加信号线相连接的亚像素位于下部分的一种阵列基板的结构示意图；

图7为本申请实施例提供的与数据线相连接的亚像素位于上部分，与附加信号线相连接的亚像素位于下部分的另一种阵列基板的结构示意图；

图8为图1中数据线和附加信号线的结构示意图；

图9为本申请实施例提供的一种应用于led或oled显示面板的阵列基板的结构示意图；

图10为本申请实施例提供的一种显示装置的结构示意图；

图11为本申请实施例提供的一种阵列基板的驱动方法流程图；

图12为基于图11的方法，提供的一种阵列基板中各个亚像素的充电过程示意图。

附图标记：

10-第一亚像素；11-第二亚像素；100-绝缘层。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

本申请实施例提供一种阵列基板，如图1所示，包括多条栅线g和数据线d。以及多个呈矩阵形式排列的亚像素p。每一行亚像素p与一条栅线g相连接，该栅线g用于向与其相连接的亚像素p输出栅极扫描信号，以开启该亚像素p。

在此基础上，相邻两条数据线d之间设置有至少一条附加信号线s。其中，至少两行亚像素p中，其中一行亚像素p均与数据线d相连接，另一行亚像素p均与附加信号线s相连接。上述数据线d和附加信号线s均用于与其各自相连接的亚像素p输出数据信号data，从而在该亚像素p接收到栅线g输入的栅极扫描信号并开启的情况下，使得上述数据信号data能够输入至该亚像素p的像素电路内，以对该亚像素p进行充电。

具体的，例如，图1是以相邻两条数据线d之间设置有一条附加信号线s为例进行的说明。在此情况下，该阵列基板中的至少一行亚像素p均与数据线d相连接，至少一行亚像素p均与附加信号线s相连接。

其中，上述亚像素p，如图1所示包括第一亚像素10和第二亚像素11。上述栅线g包括第一栅线(g1u、g2u……)和第二栅线(g1d、g2d……)。

该第一亚像素10与交叉设置的第一栅线gu和数据线d相连接。第二亚像素11与交叉设置的第二栅线gd和附加信号线s相连接。

基于此，如图1所示，一行第一亚像素10和一行第二亚像素11交替设置。

或者，如图2所示，多行，例如，两行依次排列的第一亚像素10和多行，例如两行依次排列的第二亚像素11交替设置。

又例如，如图3所示，相连两条数据线d之间设置有两条附加信号线，分别为附加信号线s和附加信号线s’。在此情况下，该阵列基板上，至少三行亚像素p中，其中一行亚像素p均与数据线d相连接。另两行亚像素p分别与不同的附加信号线相连接，即一行亚像素p均与附加信号线s相连接，另一行亚像素p均与附加信号线s’相连接。

上述仅仅是对位于不同行的亚像素p分别与用于输出数据信号data的不同的信号线的连接方式进行的举例说明。本申请中上述连接方式不限于此。

由上述可知，本申请实施例提供的阵列基板中，至少两行亚像素p与不同的用于输出数据信号data的信号线，例如数据线d和附加信号线s相连接。在此情况下，可以向与上述至少两行亚像素p相连接的栅线g同时输出栅极扫描信号，以同时开启上述至少两行亚像素p。此时，开启的其中一行亚像素p，例如一行第一亚像素10能够通过数据线d接收上述数据信号data，以完成充电。而另一行亚像素p，例如一行第二亚像素可以通过附加信号线s接收上述数据信号data，以完成充电。

这样一来，一方面，在显示的过程中，可以同时向至少两行亚像素p写入数据信号data，因此具有该阵列基板的显示装置的屏幕刷新率可以在原有基础上(例如60hz)得到提升。例如，在阵列基板上具有上述多行第一亚像素10和多行第二亚像素11，且任意一列亚像素中，该第一亚像素10和第二亚像素11的数量相等的情况下，在对亚像素进行扫描的过程中，可以对一行第一亚像素10和一行第二亚像素11同时进行扫描。此时，显示装置的刷新率可以提高一倍。在此情况下，即使在高速视频播放的情况下，导致数据信号data的写入速度增大，通过提高显示屏的刷新率，使得屏幕的刷新速度与上述数据信号data的写入速度相匹配，从而可以解决由于刷新率较低导致显示过程中出现视频拖影现象的问题。

另一方面，在同时向至少两行亚像素p写入数据信号data的情况下，如果保持原有的刷新率，例如60hz不变，此时，一图像帧的扫描时间不变，但是由于多行亚像素同时被扫描，所以相对于逐行扫描的方案而言，栅极驱动电路输出栅极扫描信号的次数减少，在此情况下为了保证一图像帧的扫描时间不变，每一行亚像素p的充电时间得到的延长。例如，在阵列基板上具有上述多行第一亚像素10和多行第二亚像素11，且任意一列亚像素p中，该第一亚像素10和第二亚像素11的数量相等的情况下，由于在对亚像素进行扫描的过程中，可以对一行第一亚像素10和一行第二亚像素11同时进行扫描，因此当刷新率不变时，任意一行亚像素p的充电时间可以延长一倍。在此情况下，如果显示装置的分辨率提升，导致亚像素的数量增加，由于一行亚像素p的充电时间也增加，因此能够避免由于亚像素p充电时间不足而导致的例如横纹、暗区等显示不良的出现。

在此基础上，当在阵列基板上具有上述多行第一亚像素10和多行第二亚像素11时，可选的，如图4所示，任意一列亚像素p中，多个第一亚像素10均位于该阵列基板的上部分，多个第二亚像素11均位于阵列基板的下部分。

在此基础上，当且任意一列亚像素中，该第一亚像素10和第二亚像素11的数量相等时，该阵列基板的显示区域可以平均分为两部分。此时，在显示的过程中，可以逐行对上半部分的第一亚像素10进行逐行扫描，并对下半部分的第二亚像素11进行逐行扫描。

其中，如图5所示，当与上半部分的第一行第一亚像素10相连接的栅线g1u和与下半部分的第一行第二亚像素11相连接的栅线g1d同时接收栅极扫描信号(高电平)；当与上半部分的第二行第一亚像素10相连接的栅线g2u和与下半部分的第二行第二亚像素11相连接的栅线g2d同时接收栅极扫描信号(高电平)；当与上半部分的第三行第一亚像素10相连接的栅线g3u和与下半部分的第三行第二亚像素11相连接的栅线g3d同时接收栅极扫描信号(高电平)。其余栅线的扫描方式以此类推，此处不再赘述。

基于此，如图4所示，当阵列基板的显示区域平均分为第一亚像素10所在的上半部分和第二亚像素11所在的下半部分时，数据线d和附加信号线s的布线方式可以采用如图2所示的方式，即与第一亚像素10相连接的数据线d和与第二亚像素11相连接的附加信号线s的长度可以相等，此时数据线d和附加信号线s布线均匀，能够避免亚像素之间的透过率差异。

或者，如图6所示，数据线d的长度贯穿于整个阵列基板的显示区域，而附加信号线s只在该显示区域的下半部分设置。又或者，如图7所示，数据线d只在显示区域的上半部分设置，而附加信号线s只在显示区域的下半部分设置。在此情况下，相对于图2所示的方案而言，数据线d和附加信号线s占用的显示区域的面积较小，因此亚像素p的开口率较大。

需要说明的是，本文中，“上”和“下”等方位术语是相对于附图中的阵列基板示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据阵列基板所放置的方位的变化而相应地发生变化。

此外，对于普通显示屏而言，亚像素p通常为矩形，在此情况下，上述栅线g和数据线d横纵交叉设置；对于异型显示屏而言，亚像素p可以设置成非矩形，此时栅线g和数据线d以一定的倾斜角度交叉设置。为了方便说明，以下亚像素p均一矩形为例。

基于此，为了使得布线整齐有序，可选的上述数据线d和附加信号线s平行设置。

在此情况下，为了减小信号线的线阻，提高信号的传输效率，上述数据线d和附加信号线s异层设置。这样一来，相对于将数据线d和附加信号线s制作于同一层的方案而言，数据线d和附加信号线s的布线空间得到提升。基于此，数据线d和附加信号线s的线宽可以适当加宽，从而有利于降低线阻，提高信号的传输效率。

具体的，如图8所示，以亚像素中的tft为底栅型tft为例，数据线d与上述tft的源极和漏极同层设置，而数据线d和附加信号线s之间设置有绝缘层100。

在此基础上，上述亚像素p可以设置于lcd显示装置，还可以设置于led或oled显示装置。

具体的，当亚像素p设置于lcd显示装置时，该亚像素p的像素电路如图2所示，包括开关晶体管t1和像素电极。其中，该像素电极为液晶电容c的其中一个极板，而lcd显示装置中的公共电极vcom为该液晶电容c的另一个极板。

在此情况下，上述开关晶体管t1的栅极与栅线g相连接，开关晶体管t1的第一极连接数据线d或附加信号线s，开关晶体管t1的第二极与像素电极相连接。

具体的，当亚像素p包括第一亚像素10和第二亚像素11时，该第一亚像素10中，开关晶体管t1的栅极与第一栅线gu相连接，开关晶体管t1的第一极连接数据线d；该第二亚像素11中，开关晶体管t1的栅极与第二栅线gd相连接，开关晶体管t1的第一极连接附加信号线s。

当亚像素p设置于led或oled显示装置时，该亚像素p的像素电路如图9所示，该亚像素p的像素电路包括开关晶体管t1、驱动晶体管td以及发光器件l。

其中，该发光器件l可以为led或oled。此外，为了提高驱动晶体管td的驱动能力，上述像素电路还可以包括存储电容c2。

在此情况下。该开关晶体管t1的栅极与栅线g相连接，开关晶体管t1的第一极连接数据线d或附加信号线s，开关晶体管t1的第二极与驱动晶体管td的栅极相连接。

具体的，当亚像素p包括第一亚像素10和第二亚像素11时，该第一亚像素10中，开关晶体管t1的栅极与第一栅线gu相连接，开关晶体管t1的第一极连接数据线d；该第二亚像素11中，开关晶体管t1的栅极与第二栅线gd相连接，开关晶体管t1的第一极连接附加信号线s。

此外，上述驱动晶体管td的第一极连接第一工作电压端vdd，驱动晶体管td的第二极与发光器件l的阳极相连接。该发光器件l的阴极连接第二工作电压端(接地端或者vss)。

当然，oled显示装置的像素电路还具有复位功能、阈值电压补偿功能时，该像素电路还包括其他晶体管用于实现上述功能。本申请对该像素电路的具体结构不做限定，只要能够保证至少上述2t1c(开关晶体管t1、驱动晶体管td、存储电容c2)结构即可。

本申请提供一种显示装置，包括如上所述的任意一种阵列基板。该显示装置具有与前述实施例提供的阵列基板相同的技术效果，此处不再赘述。

需要说明的是，在本发明实施例中，显示装置具体至少可以包括lcd显示装置、led或oled显示装置。基于此，该显示装置可以为显示器、电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。

在此基础上，上述阵列基板还包括设置于显示区域周边的非显示区域，上述非显示区域设置有如图10所示的栅极驱动电路，该栅极驱动电路包括多个级联的移位寄存器单元rs。

在栅线包括第一栅线gu和第二栅线gd的情况下：

每一级移位寄存器单元rs连接一条第一栅线gu和一条第二栅线gd，且任意两个移位寄存器单元rs连接不同的第一栅线gu和不同的第二栅线gd。

具体的，第一级移位寄存器单元rs1连接位于上半部分的第一条第一栅线gu1和位于下半部分的第一条第二栅线gd1，在此情况下，第一级移位寄存器单元rs1可以同时向第一栅线gu1和第二栅线gd1输出栅极扫描信号，以同时驱动第一行第一亚像素10和第一行第二亚像素11；

第二级移位寄存器单元rs2连接位于上半部分的第二条第一栅线gu2和位于下半部分的第二条第二栅线gd2，在此情况下，第二级移位寄存器单元rs2可以同时向第一栅线gu2和第二栅线gd2输出栅极扫描信号，以同时驱动第二行第一亚像素10和第二行第二亚像素11；

第三级移位寄存器单元rs3连接位于上半部分的第二条第三栅线gu3和位于下半部分的第三条第二栅线gd3，在此情况下，第三级移位寄存器单元rs3可以同时向第一栅线gu3和第二栅线gd3输出栅极扫描信号，以同时驱动第三行第一亚像素10和第三行第二亚像素11。以下移位寄存器单元和栅线的连接方式，以及亚像素的驱动方式以此类推，此处不再赘述。

在此基础上，上述阵列基板的非显示区域还设置有至少一个源极驱动器(图中未示出)。

上述数据线d和附加信号线s连接同一个源极驱动器中的不同驱动通道；或者，在非显示区域还设置有两个源极驱动器的情况下，数据线d和附加信号线s连接不同的源极驱动器。从而可以保证数据线d和附加信号线s能够同时输出数据信号data。

本申请提供一种用于驱动如上所述的任意一种阵列基板的方法，该方法包括：

s101、同时向至少两条栅线g输出栅极驱动信号，以同时开启至少两行亚像素p。

其中，上述至少两行亚像素p中，其中一行亚像素p均与数据线d相连接，另一行亚像素p均与附加信号线s相连接。

s102、数据线d和附加信号线s分别向开启的亚像素p充电。

上述驱动方式具有与前述实施例提供的阵列基板相同的技术效果，此处不再赘述。

在此基础上，在栅线g如图10所示，包括第一栅线(g1u、g2u……)和第二栅线(g1d、g2d……)，上述亚像素p包括第一亚像素10和第二亚像素11的情况下，上述驱动方法包括：

向多条第一栅线(g1u、g2u……)逐行输出栅极扫描信号，多行第一亚像素10逐行开启。

向多条第二栅线(g1d、g2d……)逐行输出栅极扫描信号，多行第二亚像素11逐行开启。

其中，当逐行扫描第一栅线时，上述步骤s101包括：同时向一行第一栅线和一行第二栅线同时输出上述栅极扫描信号。

具体的，如图5所示，逐行对第一栅线g1u、第一栅线g2u、第一栅线g3u……进行扫描。

在此情况下，对上半部分第一行的第一栅线g1u输出栅极扫描信号(高电平)同时，对下半部分的第一行的第二栅线g1d也输出栅极扫描信号(高电平)；对上半部分第二行的第一栅线g2u输出栅极扫描信号(高电平)同时，对下半部分的第二行的第二栅线g2d也输出栅极扫描信号(高电平)；对上半部分第三行的第一栅线g3u输出栅极扫描信号(高电平)同时，对下半部分的第三行的第二栅线g3d也输出栅极扫描信号(高电平)。其余栅线的扫描方式同上所述。

在此基础上，上述步骤s102包括：数据线d向开启的第一亚像素10进行充电，同时附加信号线s向开启的第二亚像素进行充电。

具体的，在图5所示的t1时刻，当上半部分第一行的第一栅线g1u和下半部分的第一行的第二栅线g1d接收到扫描信号后，上半部分第一行的第一亚像素10开启，下半部分第一行的第二亚像素11开启。

此时，在上述t1时刻，通过数据线d1、d2、d3、d4、d5分别向上半部分开启的第一行第一亚像素10输入的如图5所示的数据信号data：l5、l1、l2、l4、l0，在此情况下，上半部分开启的第一行第一亚像素10如图12所示依次接收到上述数据信号data(l5、l1、l2、l4、l0)。与此同时，附加信号线s1、s2、s3、s4、s5分别向下半部分开启的第一行第二亚像素11输入的如图5所示的数据信号data：l1、l4、l2、l3、l5，在此情况下，下半部分开启的第一行第二亚像素11如图12所示依次接收到上述数据信号data(l1、l4、l2、l3、l5)。

同理，执行上述步骤s101，以在t2时刻向上半部分的第二条第一栅线g2u和下半部分的第二条第二栅线g2d同时输出上述栅极扫描信号。此时，执行上述步骤s102，以在上述t2时刻通过数据线d1、d2、d3、d4、d5分别向上半部分开启的第二行第一亚像素10输入如图5所示的数据信号data：l1、l5、l0、l2、l3，在此情况下，上半部分开启的第二行第一亚像素10如图12所示依次接收到上述数据信号data(l1、l5、l0、l2、l3)。与此同时，附加信号线s1、s2、s3、s4、s5分别向下半部分开启的第二行第二亚像素11输入的如图5所示的数据信号data：l4、l2、l1、l3、l2，在此情况下，下半部分开启的第二行第二亚像素11如图12所示依次接收到上述数据信号data(l4、l2、l1、l3、l2)。

其余栅线的扫描方式以及亚像素的充电方式同上所述，此处不再赘述。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。