光子装置结构及制造方法
【专利说明】光子装置结构及制造方法
[0001]政府权利
[0002]本发明是在DARPA授予的协议书第HR0011-11-9-0009号下由政府支持而进行。政府对本发明拥有特定权利。
技术领域
[0003]本文中描述的结构及方法实施例涉及在集成电路衬底上形成光子装置，其中在光子装置与衬底材料之间具有足够的光学隔离以减小其间的渐消型耦合。
【背景技术】
[0004]将光子装置与电子装置集成在同一半导体衬底上是当前趋势。绝缘体上硅(SOI)衬底可用作用于此类集成的支撑衬底。当形成例如光学波导的光子装置时，在波导的芯周围提供包层以限制沿着波导传播的光波。芯材料的折射率大于包层的折射率。如果将硅用作波导的芯材料(其具有约3.47的折射率)，那么波导包层可由具有较低折射率的材料形成。例如，具有约1.54的折射率的二氧化硅常常用作波导包层。
[0005]当将绝缘体上硅衬底用作支撑衬底时，波导芯下方的包层材料可为SOI衬底的埋藏氧化物(BOX)绝缘体，其通常又可为二氧化硅，且波导芯可由BOX绝缘体上方的硅形成。BOX包层用来防止因从硅波导芯到SOI结构的支撑硅衬底的渐消型耦合而发生的光学信号泄漏。然而，为了防止此类渐消型耦合，波导芯下方的BOX包层材料必须相对厚，例如，大于1.0 μπι且常常为2.0 μπι到3.0 μπι厚。当Box包层材料厚时，其抑制热流动到下伏硅，因此减弱其作为散热器的有效性，尤其是对于可形成于同一衬底上的CMOS电路来说。此外，当例如高速逻辑电路的某些电子装置作为光子装置而集成在同一 SOI衬底上时，SOI衬底的BOX必须相对薄，通常具有在10nm到200nm的范围内的厚度。在提供用于电子装置的良好衬底的同时，此类薄BOX绝缘体SOI不足以防止硅波导芯到SOI衬底的下伏支撑硅的渐消型耦合，这造成不理想的光学信号损失。此外，SOI衬底相对昂贵且有时具有有限利用度。
[0006]因此，还已使用非SOI衬底以将电子装置与光子装置集成在同一衬底上。第7，920，770号美国专利中描述一种可用以防止光学装置到下伏非SOI衬底的渐消型耦合的技术。在此专利中，在制造好的光学装置下方的衬底中蚀刻深隔离沟槽。所描述的蚀刻在光学装置下方提供以大致弯曲形状而形成的沟槽。如所提到，用于光子装置(例如波导芯)的下伏包层材料必须为至少I μ m厚，且优选地为2.0 μ m到3.0 μ m厚。包层材料还应在横向地经过光子装置的每一侧边缘的那个深度处延伸达至少Iym。然而，为了满足包层深度准则，弯曲沟槽将要求经过光子装置的侧边缘的横向延伸大于I μπι。弯曲沟槽超出光子装置的侧边缘的横向延伸越大，则必须被提供用于形成光子装置的衬底基板面越大。’ 770专利还揭示在衬底上方提供额外光学装置制造材料以用于形成光学装置。
[0007]所需要的是一种适合于形成CMOS及光子装置两者的提供大致矩形形状的下部包层的非SOI衬底，以及一种形成光子装置及下伏包层的简化方法。还期望一种不要求在非SOI衬底上方存在额外光学装置制造材料的衬底结构。
【附图说明】
[0008]图1以截面说明制造于衬底上方的光子装置的一个实施例；
[0009]图2以截面说明制造于衬底上方的光子装置的另一实施例；
[0010]图3A到30以截面说明可用以形成图1的实施例的处理序列；
[0011]图4A及4A-1说明图1的实施例的一部分的截面及平面图；
[0012]图4B及4B-1说明图1的实施例的另一部分的截面及平面图；
[0013]图5A到5F以截面说明可用以形成图2的实施例的处理序列；及，
[0014]图6说明根据图1的实施例的衬底的截面，所述衬底具有制造于其上的电子装置及光子装置两者；及
[0015]图7说明根据图2的实施例的衬底的截面，所述衬底具有制造于其上的电子装置及光子装置两者。
【具体实施方式】
[0016]本文中描述的实施例提供一种光子装置(例如，具有由半导体衬底材料形成的芯的波导)，及提供在衬底材料的腔中的关联下部包层材料。腔位于光子装置下方。本文中还描述一种形成光子装置及下伏包层的方法的实施例。
[0017]本文中描述的实施例还提供一种在半导体衬底上方的光子装置(例如，波导)，其中大致矩形形状的下部包层形成于所述衬底中。
[0018]本文中描述的各种实施例提供一种适合于CMOS与光子装置集成的非SOI衬底。
[0019]图1描绘本发明的一个结构实施例，其中半导体衬底101的一部分具有用作用于光子装置的下部包层的氧化物(例如，二氧化硅)填充腔125。图1所展示的光子装置为具有作为其元件的波导芯129的波导。氧化物填充腔125具有大致矩形形状的截面。光子装置进一步包含呈形成于侧上及波导芯129上方的氧化物135 (例如，二氧化硅)的形式的上部包层。形成于波导芯129上方的氧化物135可为被形成为CMOS与光子电路互连金属化物的部分的层间电介质(ILD)结构的部分，如下文详细地所描述。
[0020]波导芯129是由衬底101的凸缘部分131 (图3K)形成，凸缘部分131是在蚀刻衬底101以针对氧化物填充腔125产生大致矩形形状期间产生。由于波导芯129是由其中形成氧化物填充腔125的同一半导体材料形成，故不需要额外处理步骤以在衬底101上方形成额外光子装置制造层。
[0021]图2描绘其中还制造衬底201以产生大致矩形形状的氧化物填充腔225的另一实施例。氧化物填充腔225用作用于包含波导芯229的波导的下部包层，波导芯229提供在用作衬底201的保护层的氧化物材料203 (例如，二氧化硅)上方。由形成于波导芯229上方的氧化物235 (例如，二氧化硅)提供侧上及波导芯229上方的上部包层，氧化物235可为被形成为CMOS与光子电路互连金属化物的部分的层间电介质(ILD)结构的部分。不同于图1的实施例，图2的实施例具有由提供在氧化物层225上方及氧化物间隔片层203上方的光子制造层形成的波导芯229。
[0022]图3A到30展示用于从半导体衬底101开始而形成图1的结构的处理序列。衬底材料可为单晶硅半导体材料。然而，可搭配适合于CMOS及光子装置制造的其它衬底材料(例如，多晶硅、碳化硅，及硅锗等等)而使用处理序列。图3A到30所说明的处理序列可在处理衬底101之前、之后或期间执行以在同一衬底101的另一部分上形成CMOS装置。
[0023]图3A展示半导体衬底101的具有作为工艺的开始点的上部表面104的部分。如图3B所展示，将保护材料103的层形成于衬底101的顶部表面上。保护材料可为生长或沉积在衬底101的顶部表面上的氧化物(例如，二氧化硅(S12)),且保护衬底101免受后续处理步骤的影响。接着将硬掩模材料105 (例如，氮化硅(Si3N4))沉积在保护材料103上。
[0024]如图3C所展示，紧接着在硬掩模材料105上方形成图案化光致抗蚀剂材料107，图案在光致抗蚀剂材料107中界定开口 109。
[0025]如图3D所展示，使用开口 109以蚀刻穿过硬掩模材料105、穿过保护材料103且到达衬底101中，从而在衬底101的上部表面104中形成衬底沟槽111。用以形成沟槽111且蚀刻穿过保护层103及硬掩模105的蚀刻可为各向异性干式蚀刻。接着移除光致抗蚀剂材料107。
[0026]图3E说明在沟槽111的侧处及在开口 109处的保护材料103及硬掩模材料105的侧处形成保护衬垫113。保护衬垫113可由可通过沉积而施加的氧化物(例如，S12)形成。由于待保护用于后续处理的区域是在衬底沟槽111的侧壁处，故保护衬垫113可生长在沟槽111的侧壁及底部上，而非通过沉