专利名称：定时发生器以及半导体试验装置的制作方法
技术领域：
本发明涉及一种定时发生器以及备有此的半导体试验装置，其中所述定时发生器为了采用试验装置整体的测试周期信号和测试定时(timing)，而发生定时脉冲(timing pulse)信号。
背景技术：
在说明本发明之前，参照图5说明以往的半导体试验装置的大概。
以半导体集成电路(DUT被试验装置)10为试验对象的半导体试验装置1，如该图所示的那样，作为主要的结构，备有进行半导体试验装置1的整体的控制的测试处理器(图中未示出)；生成试验模式和期望值模式等的模式发生器11；将来自该模式发生器11的试验模式(pattern)整形为测试信号波形并通过驱动器14向DUT10发送的波形整形器12；通过比较器15将从DUT10发送而来的试验结果和来自模式发生器11的期望值模式进行理论比较而检测其一致/不一致，而进行DUT10的良好与否判断的模式比较器13；产生定时脉冲信号并施加于波形整形器12、比较器15、模式比较器13且采用测试的定时的定时发生器20等。
其中，定时发生器20，如图6所示的那样，具有决定半导体装置1的整体的测试周期的周期发生部21；用于将规定的定时(timing)赋于DUT10的LSI的各管脚和模式比较器13的多个的延迟发生部22-1～22-n。
延迟发生部22-1～22-n，备有周期运算单元23，其基于模式周期数据(R1)计算出模式周期的端数数据(fraction data)，并取得与来自输入端子a0的周期开始数据的同步，并发送端数数据；延迟运算单元24，其将来自该运算单元23的端数数据与设定迟延数据(R2)加算并输出整数数据和端数数据；基准信号延迟单元310，其通过来自该延迟运算单元24的整数数据将来自周期发生部21的基准信号(基准时钟)延迟；可变延迟单元320，其通过来自延迟运算单元24的端数数据将来自该基准信号延迟单元310的基准信号延迟，并作为定时脉冲信号输出(例如，参照特开平11-125660号公报)。
通过设计为这种结构，能够在定时发生器20中，产生以所望的时间延迟后的定时脉冲信号，并发送向模式比较器13等。
另外，如图6所示那样，将包含周期运算单元23和延迟运算单元24并对基准信号的延迟时间进行算出的部分，作为延迟时间运算单元A。另外，将包含基准信号延迟单元310和可变延迟单元320并将基准信号延迟的部分，作为信号输入输出电路300。
然而，在以往的定时发生器20的延迟发生部22-1～22-n上设置的可变延迟单元320，将赋予延迟的对象，作为从基准信号延迟单元310输出的基准信号，因此存在容易产生模式(pattern)依存性抖动(shorttime/jitter或thermal/drift/jitter)的情况，在其中存在如下问题即从定时发生器20输出的定时脉冲信号中容易存在产生定时(timing)误差。
图7示出了用于说明该模式依存性抖动产生的样子的电路图。在该图是示出了信号输入输出电路300的电路结构的图所述信号输入输出电路300对于所输入的数据信号(Data)，取得与时钟信号(Clock)的同步，并以规定时间使之延迟后向外部输出。
若进一步说明该信号输入输出电路300，则具有触发器310(相当于图6中的基准信号延迟单元310)，其通过时钟信号(用于对输出定时进行测量的时钟)的输入定时将所输入的数据信号(相当于以往的定时发生器20(图6)中从周期发生部21向延迟发生部22-1～22-n发送的基准信号)输出；延迟电路320(相当于图6中的可变延迟单元320)，其连接在该触发器310的输出端子侧，并将其输出的数据信号规定时间延迟后向外部输出。
并且，假设数据信号是随机模式(脉冲波随机产生的模式)、时钟信号是连续模式(脉冲波在一定周期内连续发生的模式)，则延迟电路320连接在随机模式中脉冲波通过的路径(随机模式通过路径，该图C)，在随机模式通过路径中，成为容易产生模式依存性抖动的状态。
这里，在模式依存性抖动中，存在短时间·抖动、热·漂移·抖动。
首先，对短时间·抖动进行说明。所谓短时间·抖动，是指在产生多个脉冲波的情况下一个脉冲沿(edge)(所被关注的的脉冲沿)受到过去的边缘的影响而产生波动的情况。
例如，如图8(a)所示的那样，在脉冲波连续产生时，具有该被关注的脉冲沿的脉冲波中的过去的脉冲沿(具有附加了“●”的脉冲沿的脉冲波中的附加“○”的脉冲沿，该图(1))，以及过去所产生的脉冲波的各脉冲沿(具有附加了“●”的脉冲沿的脉冲波以外的、过去的脉冲波中的附加了“○”的脉冲沿，该图(2)、(3))。
另一方面，如图8(b)所示的那样，在脉冲波单发而产生时，以具有该被关注的脉冲沿的脉冲波中的过去脉冲沿(附加“○”的脉冲沿)为主，对于被关注的脉冲沿产生影响(该图(1))。
另外，在该情况下，从具有被关注的脉冲沿的脉冲波观察，在过去较近的时间中其他脉冲波随机地发生，例如，在其过去较近的时间中脉冲波产生时，与图8(a)的(2)同样地，被关注的脉冲沿受到其过去的脉冲波的各脉冲沿影响。与此相对，在该时间在脉冲波不产生时，不受这里影响(参照图8(b)的(2)、(3))。
这里，将在脉冲波连续产生的情况下对被关注的脉冲沿施加影响的脉冲沿，与脉冲波单发而发生的情况下对于被关注的脉冲沿施加影响的脉冲沿，进行比较。
首先，对于具有被关注的脉冲沿的脉冲波中的过去的脉冲沿，均共通而施加影响(图8(a)中的(1)和图8(b)的(1)。
接下来，从被关注的脉冲沿的产生时点观察，在经过某时间以上而产生的脉冲波中的脉冲沿产生影响，由于非常小而可以忽略(图8(a)的(3)和图8(b)的(3))。
并且，在邻近于具有被关注的脉冲沿的脉冲波的产生时点的时间范围内，对于过去而产生的脉冲波中的各抖动，在脉冲波连续产生的情况下，其影响不同。
例如，在脉冲波连续产生的情况下，如图8(a)所示那样，那些过去所产生的脉冲波的各脉冲沿对于被关注的脉冲沿施加了较大影响(图8(a)的(2))。
与此相对，在脉冲波单发而发生的情况下，存在如下情况即在邻近于具有被关注的脉冲沿的脉冲波的产生时点的时间范围内过去脉冲波产生时和脉冲波不产生。
在过去产生脉冲波时，与脉冲波连续产生的情况同样，对所被关注的脉冲沿产生较大的影响。另一方面，在过去不产生脉冲波时，由于不存在脉冲波，因此如图8(b)所示的那样，不对被关注的脉冲沿产生影响。
由此，在脉冲波连续发生的情况下被关注的脉冲沿所受到的影响，与脉冲波单发而产生的情况下被关注的脉冲沿所受到的影响，因在接近于具有被关注的脉冲沿的脉冲波的产生时点的时间范围内过去是否发生了脉冲波而不同。
也就是说，在脉冲波连续而产生的情况下，在接近于具有被关注的脉冲沿的脉冲波的产生时点的时间范围内，必定在过去产生脉冲波，被关注的脉冲沿从其他的脉冲沿所受到的影响恒常地为固定。为此，在那些连续的脉冲波通过的路径(连续时钟通过路径)中，没有必要考虑短时间·抖动。
与此相对，在脉冲波单发而产生的情况下，因在接近于具有被关注的脉冲沿的脉冲波的发生时点的时间范围内是否产生脉冲波，其影响程度也不同。也就是说，受到过去的脉冲沿影响的模式(图8(c)中所示的模式)与几乎不受过去的脉冲沿影响的模式(图8(d)中所示的模式)随机产生，由此其影响变得不定。为此，在单发而发生的脉冲波通过的路径(随机模式通过路径)中，被关注的脉冲沿受到的影响变化，模式依存性抖动(短时间·抖动)产生。
接下来，对热·漂移·抖动进行说明。所谓热·漂移·抖动，是指接受温度变化的影响，而在波形中产生波动。
在图7所示的延迟电路320中，具有例如任意个数的图9所示的变换器(inverter)321(通常数十～数百个)。通过增加该变换器321的个数，能够增大延迟时间。
在变换器321中，如该图所示的那样设有晶体管322，在该晶体管322中，因脉冲波的发生模式而产生温度变化，VBE(基极-发射极间的电压)也产生变动。
例如，在连续时钟通过路径中，由于脉冲波连续产生，因此温度变化大致一定。与此相对，在随机模式路径中，由于脉冲波单发而产生，因此温度变化变得不固定。为此，VBE变动，输出信号的定时变化，温度变化变得不固定，成为模式依存性抖动(热·漂移·抖动)。特别是，变换器321的数目变得越大，热·漂移·抖动也变得越大。
按照以上那样，在以往的信号输入输出电路中，在随机模式的通路路径中，存在能够产生短时间·抖动和热·漂移·抖动的情况。为此，在信号输入输出电路中所具备的定时发生器中，输出的定时脉冲信号中产生了定时误差。并且，在半导体试验装置整体中，以其定时误差为原因，存在测试定时中产生错位等问题。
并且，如图9所示的那样，延迟电路320通常具有多个的变换器321。为此，随着变换器321向后级少许，在加算模式依存性抖动时，存在定时脉冲信号的定时误差进一步变大的问题。
本发明，为了解决以上以往技术所具有的问题点而提案，其目的为提供一种定时发生器和半导体试验装置，其能够降低模式依存性抖动，减少定时发生器中的定时脉冲信号的定时误差，并抑制半导体试验装置中的测试定时错位的发生。
发明内容
本发明的定时发生器，是使基准信号以规定时间延迟并作为定时脉冲信号输出的定时发生器，其中，备有延迟时间运算单元，其对附加于基准信号的延迟时间进行计算；信号输入输出电路，其对应于由该延迟时间运算单元计算出的所述延迟时间而使基准信号延迟，该信号输入输出电路具有数据保持电路，其输入基准信号并基于时钟信号的输入定时输出所述基准信号；时钟信号延迟电路，其基于延迟时间使该数据保持电路中的时钟信号的输入定时延迟。
若使定时发生器成为这种结构，则在信号输入输出电路中，由于延迟电路并非连接在施加保持电路的输出端子侧，而是连接在输入时钟信号的输入端子侧，因此能够省却随机模式通过路径的延迟电路，并能够降低模式依存性抖动。
在以往的半导体试验装置的定时发生器中，在数据保持电路(例如包含触发器的基准信号延迟单元)的输出端子侧连接延迟电路(例如可变延迟单元)。该数据保持电路的输出端子，是随机发生的输出信号(例如基准信号)通过的随机模式通过路径，因此若将延迟电路连接在该路径则需要考虑产生的模式依存性抖动。
与此相对，在数据保持电路中，输入时钟信号的输入端子侧是一定周期连续而发生的时钟信号通过的连续时钟通过路径，因此通过在该路径上连接延迟电路(时钟信号延迟电路)，能够省却随机模式通过路径的延迟电路从而降低模式依存性抖动。
并且，连接在数据保持电路的输出端子侧的延迟电路，所起的作用是使其输出信号延迟，即使并非使输出信号而是使时钟信号延迟，也仍然能够使输出信号延迟。为此，连接在时钟信号的输入端子侧的延迟电路，能够起到使输出信号延迟的作用。
此外，延迟电路不连接在数据保持电路的输出端子侧，而是连接在数值信号的输入端子侧，因此能够缩短随机模式通过路径。
因此，在本发明中，不是将延迟电路连接在数据保持电路的输出端子侧而是连接在输入时钟信号的输入端子侧，由此能够使输出信号以规定时间延迟，并能够省却随机模式通过路径的延迟电路而降低模式依存性抖动。
于是，能够降低模式依存性抖动，由此能够减少备有该信号输入输出电路的定时发生器中的定时脉冲信号的定时误差，并能够抑制半导体试验装置中产生的测试定时的错位。
此外，在本发明中，由于通过将延迟电路连接在连续时钟通过路径而降低模式依存性抖动，变换器存在多级，因此也能够消除该模式依存性抖动增大的问题。也就是说，延迟电路所具有的变换器的数目越多越好，降低模式依存性抖动时的效果更大。
另外，本发明的定时发生器设计为备有数据延迟电路的结构，所述数据延迟电路对向数据保持电路输入的基准信号赋予延迟。
若使定时发生器成为这种结构，则能够与借助于时钟信号延迟电路而延迟的时钟信号相一致地使基准信号延迟。
另外，本发明的定时发生器设计为备有相位移动电路的结构以替代时钟信号延迟电路。
若将定时发生器设计为这种结构，并将使用锁相环电路(PLL电路)的相位移动电路连接在连续时钟通过路径上，则能够使时钟信号以所望的时间延迟，如此也能够省却随机模式通过路径侧的延迟电路，并降低模式依存性抖动。
另外，本发明的定时发生器中，数据保持电路设计为包含触发器的结构。
若将定时发生器做成这种结构，则在通过触发器而构成数据保持电路的信号输入输出电路中，以及包含该信号输入输出电路的定时发生器中，由于能够在连续时钟通过路径中连接时钟信号延迟电路而缩短随机模式通过路径，因此能够降低模式依存性抖动。另外，数据保持电路是将输入数据保持至某一定时后而输出的电路，除触发器外，例如，也包含锁存电路等。
另外，本发明的半导体试验装置，备有模式发生器，其生成试验模式和期望值模式；波形整形器，其对所述试验模式进行波形整形，并施加到被试验装置；模式比较器，其将来自所述被试验装置的试验结果与来自所述模式发生器的期望值模式进行比较，并进行所述被试验装置是否良好的判断；定时发生器，其将定时脉冲信号施加到所述波形整形器，而采用测试定时，所述定时发生器，由本发明前项所记载的定时发生器构成。
若使半导体试验装置成为这种结构，则能够降低模式依存性抖动，并能够减少定时发生器中的定时脉冲信号的定时误差，且能够抑制半导体试验装置中产生测试定时的错位。
按照以上那样的本发明，由于使用延迟电路或PLL电路的相位移动电路不是连接在数据保持电路(例如触发器等)的输出端子侧，而是连接在输入时钟信号的输入端子侧，因此能够省却随机模式通过路径的延迟电路，并能够降低模式依存性抖动。
由此，在定时发生器中，能够降低定时脉冲信号的定时误差，在半导体试验装置中，能够抑制测试定时的错位的发生。
图1是表示本发明的定时发生器的结构的电路结构图。
图2是表示本发明的信号输入输出电路的结构的电路结构图。
图3是表示本发明的信号输入输出电路的其他结构的电路结构图。
图4是表示使用PLL电路的相位移动电路的结构的电路结构图。
图5是表示一般的半导体使用装置的概略结构的电路结构图。
图6是表示以往的定时发生器的结构的电路结构图。
图7是表示以往的信号输入电路的结构的电路结构图。
图8的(a)是在连续产生脉冲波的情况下，被关注的脉冲沿从其他脉冲沿接受影响的的方式的波形图。(b)是脉冲波单发而产生的情况下，被关注的脉冲沿受到其他脉冲沿的较大的影响的形态的波形图。(c)是表示被关注的脉冲沿受其他脉冲沿的较大的影响的形态的波形图。(d)是被关注的脉冲沿不受其他脉冲沿的影响的形态的波形图。
图9是表示设于延迟电路的变换器的电路结构的电路图。
具体实施例方式
以下，参照附图，说明本发明所涉及的定时发生器和半导体试验装置的最佳实施方式。
首先，参照图1、图2，对于本发明的定时发生器和半导体试验装置的实施方式进行说明。
图1是表示本发明的定时发生器的电路结构的图，图2是表示信号输入输出电路的电路结构的电子电路图。
在与图5所示的现有技术同样的半导体试验装置1中备有图1所示的定时发生器20。
半导体试验装置1，是进行被试验装置10(DUT)的良否判断的试验装置，如图5所示的那样，作为主要结构，具有模式发生器11；波形整形器12；模式比较器13；驱动器14；比较器15；故障分析存储器16；输入电压发生器17；装置用电源18；比较电压发生器19；定时发生器20。
这里，定时发生器20，如图1所示的那样，备有周期发生部21、延迟发生部22-1～22-n，并且延迟发生部22-1～22-n具有周期运算电压23、延迟运算单元24、以及信号输入输出电路30a。
另外，在图1中，虽然在延迟发生部22-1～22-n上设有周期运算单元23和延迟运算单元24，但是这些周期运算单元23和延迟运算单元24不限于设于延迟发生部22-1～22-n，也可以在周期发生部21上设置。
另外，在本实施方式中，如图1所示，包含周期运算单元23和延迟运算单元24而构成所谓的延迟时间运算单元A。
信号输入输出电路30a，如图1所示的那样，备有基准信号延迟单元31a、可变延迟单元32a、数据延迟单元33a。
具有这种结构的信号输入输出电流30a，是将基准信号以规定时间延迟并输出的电路，但是将该信号输入输出电路30a作为实施的一个方式的信号输入输出电路30，如图2所示，备有触发器31、时钟信号延迟电路32、数据延迟电路33。
触发器(数据保持电路)31，与时钟信号的输入定时相对应地输出输入的数据信号(Data)。该触发器31，在图1中对应于基准信号延迟单元31a。
时钟信号延迟电路32，连接在触发器31中的时钟信号的输入端子侧，并将时钟信号延迟。
该时钟信号延迟32所连接的路径中，是由在一定周期中连续而发生的脉冲波组成的时钟信号所通过的连续时钟通过路径。如此，不在触发器31的输出端子侧而在时钟信号的输入端子侧连接用于将触发器31的输出信号延迟的延迟电路，由此能够降低模式依存性抖动(jitter)。该时钟信号延迟电路32，在图1中对应于可变延迟单元32a。
由于要将时钟信号延迟电路32从触发器31的输出端子侧向时钟信号的输入端子侧移变，因此数据延迟电路33是需要连接的电路。也就是说，由于借助于时钟信号延迟电路32而使时钟信号的输入定时微小延迟，从而使数据信号与该时钟信号的输入定时一致。该数据延迟电路33，在图1中对应于数据延迟单元33a。
通过使信号输入输出电路30成为这种结构，时钟信号延迟电路32并非连接在触发器31的输出端子侧(随机模式通过路径)，而是连接在时钟信号的输入端子侧(连续时钟通过路径)，因此没有必要在随机模式通过路径(图2的C)中设置定时设定用延迟电路，并能够降低模式依存性抖动。
由此，能够在设有该信号输入输出电路的定时发生器中，降低定时脉冲信号的定时误差，并能够在设有该定时发生器的半导体试验装置中，抑制测试定时的发生错位。
然而，在上述的信号输入输出电路30中，作为使时钟信号延迟的手段使用时钟信号延迟电路32，但是也可以如图3所示的那样，代替该时钟信号延迟电路32，设置使用锁相环电路(PLL(Phase Locking Circuit)电路)的相位移送移动电路34。
PLL电路，是使输入信号或基准频率与输出信号的频率一致的电子电路，通过使用PLL电路而设置相位移动电路34，检测出输入信号和输出信号的相位差，并控制电压控制振荡器和电路的回路(loop)，能够发送正确地同步了频率的信号。
图4示出了该相位移动电路34的内部结构。
如该图所示的那样，相位移动电路34具有相位检测器34-1、电压控制振荡器34-2、相位移动量发生部34-3。
相位检测器(Phase DetectorPD)34-1，以电压(或电流的形式)输出基准频率信号和电压控制振荡器34-3的输出信号的相位差。
电压控制振荡器(Voltage Controlled OscillatorVCO)34-2，是借助于电压而使频率变化的振荡器。
相位移动量产生部34-3，产生用于在从相位器34-1输出的电压(或电流)上产生规定量的时钟延迟的电压(或电流)。
通过将由这种结构构成的相位移动电路34连接在触发器31的时钟信号的输入端子侧，能够省却随机模式通路路径的延迟电路，并能够在不产生模式依存性抖动的情况下对输出信号施加规定的延迟量。
以上，说明了本发明的信号输入输出电路、定时发生器以及半导体试验装置的优选实施方式，但是本发明所涉及的信号输入输出电路、定时发生器以及半导体试验装置不限于上述的实施方式，在本发明的范围中的各种变更上述也是可能的。
例如，虽然在上述的实施方式中，信号输入输出电路作为具有触发器和延迟电路的电路结构，但是不限于由这些触发器和延迟电路构成的情况，也可以设置其他电路元件。
另外，信号输入输出电路中所设置的触发器，虽然在图2等中仅存在一个，但是不限于一个，也可以是多个。此时，时钟信号延迟电路，也可以连接在一个触发器的时钟输入端子，并且也可以连接在两个以上的触发器的时钟输入端子。
本发明，是与能够降低定时脉冲波的定时误差的定时发生器相关的发明，因此能够适宜使用定时脉冲波而进行规定的动作装置和机器等。
权利要求
1.一种定时发生器，使基准信号以规定时间延迟，并作为定时脉冲信号输出，其特征在于，备有延迟时间运算单元，其对附加于所述基准信号的延迟时间进行计算；信号输入输出电路，其对应于由该延迟时间运算单元所计算出的所述延迟时间而使所述基准信号延迟，该信号输入输出电路，具有数据保持电路，其输入所述基准信号，并基于脉冲信号的输入定时输出所述基准信号；时钟信号延迟电路，其基于所述延迟时间使该数据保持电路中的所述时钟信号的输入定时延迟。
2.根据权利要求1所述的所述定时发生器，其特征在于，备有数据延迟电路，其为输入到所述数据保持电路的所述基准信号附加延迟。
3.根据权利要求1或2所述的定时发生器，其特征在于，备有相位移动电路，以替代所述时钟信号延迟电路。
4.根据权利要求1或2所述的定时发生器，其特征在于，所述数据保持电路，包含触发器。
5.一种半导体试验装置，其特征在于，备有模式发生器，其生成试验模式和期望值模式；波形整形器，其对所述试验模式进行波形整形，并施加到被试验装置；模式比较器，其将来自所述被试验装置的试验结果与来自所述模式发生器的期望值模式进行比较，并进行所述被试验装置是否良好的判断；定时发生器，其将定时脉冲信号施加到所述波形整形器，而采用测试定时，所述定时发生器，由权利要求1或2记载的定时发生器构成。
全文摘要
本发明公开一种定时发生器(20)，其在对应于时钟信号的输入定时而输出输出信号的触发器(基准信号延迟单元)(31)的信号输入输出电路(30)中，不在该触发器(31)的输出端子侧而在时钟信号的输入端子侧设置延迟电路(可变延迟单元、时钟信号延迟电路)(32)，并为该时钟信号施加延迟。另外，能够设置相位同步环电路(34)，以替代该时钟信号延迟电路。从而能够降低模式依存性抖动，并减少定时发生器中的定时脉冲信号的定时误差。
文档编号G01R31/3183GK1950710SQ20058001501
公开日2007年4月18日 申请日期2005年5月6日 优先权日2004年5月11日
发明者越智高志 申请人:株式会社爱德万测试