专利名称：电容量测的信号产生电路的制作方法
技术领域：
本发明涉及一种信号产生电路，特别是涉及一种用于量测电容的信号产 生器。
背景技术：
利用电容充电原理进行电容值量测时，通常需要两组周期相同，但极性 不同的信号，用来控制电容充电与放电的时间，其信号周期愈短，也就是频 率愈高，所能测量到的电容值愈小，测量结果也愈准确。然而，在传统的测量技术中，通常需要藉由信号产生仪器，如安捷伦(Agilent) 81110A的信号产生器，来产生所需要的量测信号。但一般的信 号产生仪器所能产生的信号频率不高，当电容的电容值较小时，即无法准确 量测。而频率愈高的信号产生器，其价格也愈高，且在使用高频信号量测芯 片上的电容(如MIM电容)时，通常需要高频传输线、高频接头，甚至需 要高频的量测探针与量测平台等，这就造成了量测上的不便与量测成本的上 升。发明内容本发明的目的其中之一是在提供一种信号产生电路，结合振荡电路与逻 辑运算电路，以电路取代仪器，产生量测电容所需的量测信号，增加量测方 便性。本发明的目的其中之一是在提供一种信号产生电路，可直接将信号产生 电路与待测电容整合在同一芯片上，藉以产生更高频的量测信号，以便量测 更小的电容值。并使量测结果更准确。本发明的目的其中之一是在提供一种电容量测电路，不需外接信号产生 器即可直接产生量测所需的量测信号，并可将此电容量测电路直接与待测电 容整合于同一芯片上，降低量测成本与增加量测方便性。为实现上述与其它目的，本发明提出一种信号产生电路，用以产生一电
容量测信号，此电容量测信号具有第一测试信号与第二测试信号。上述的信 号产生电路包括时钟产生单元、分频器以及逻辑运算单元。其中，时钟产生 单元，用以产生时钟信号，而分频器耦接于时钟产生单元，用以对时钟信号 进行分频，并输出分频信号。逻辑运算单元则耦接至时钟产生单元与分频器， 用以对时钟信号与分频信号进行逻辑运算，并输出上述的第 一测试信号与第 二测试信号。为实现上述与其它目的，本发明提出一种信号产生电路，包括时钟产生 单元、分频器以及或非门。时钟产生单元用以产生时钟信号，而分频器耦接 于时钟产生单元，用以对时钟信号进行分频，并输出一分频信号。或非门则 耦接至时钟产生单元与分频器，用以对时钟信号与分频信号进行反或逻辑运 算，并输出一第一测试信号。为实现上述与其它目的，本发明提出一种信号产生电路，包括时钟产生单元、分频器、反相器以及或非门(NORgate)。其中，时钟产生单元用以 产生一时钟信号。分频器耦接于时钟产生单元，用以对时钟信号进行分频， 并输出分频信号。反相器耦接至分频器，用以反相上述的分频信号，并输出 反相分频信号。或非门耦接至反相器与时钟产生单元，用以对反相分频信号 与时钟信号进行反或逻辑运算，并经由输出反相器输出第二测试信号。为实现上述与其它目的，本发明提出一种电容量测电路，适用于量测一 电容的电容值，上述的电容量测电路包括信号产生电路与充放电单元。上述 的信号产生电路，用以输出第一测试信号与第二测试信号。而放电单元耦接 至信号产生电路，根据第二测试信号，产生一充电电流，用以对该电容进行 充电，并根据第一测试信号对电容进行放电的操作。其中，第一测试信号与 第二测试信号具有相同的时钟周期，上述的电容量测电路根据充电电流与上 述的时钟周期，计算该电容的电容值。在本发明一实施例中，上述的信号产生电路包括时钟产生单元、分频器 以及逻辑运算单元。其中，时钟产生单元用以产生时钟信号，分频器耦接于 时钟产生单元，用以对时钟信号进行分频，并输出分频信号。逻辑运算单元 耦接至时钟产生单元与分频器，用以对时钟信号与分频信号进行逻辑运算， 并输出第 一测试信号与第二测试信号。在本发明一实施例中上述的逻辑运算单元包括或非门，耦接至时钟产生 单元与分频器，用以对上述的时钟信号与分频信号进行反或逻辑运算，并输
出上述的第一测试信号。在本发明 一 实施例中上述的逻辑运算单元包括反相器以及或非门。其 中，上述的反相器耦接至分频器，用以反相上述的分频信号，并输出一反相 分频信号。上述的或非门耦接至反相器的输出端与时钟产生单元，用以对上 述的反相分频信号与时钟信号进行反或逻辑运算，并经由 一输出反相器输出 第二测试信号。本发明因直接以电路方式，产生量测电容所需的量测信号，因此，可直 接与待测电容整合于同 一 芯片上，不需外接信号产生仪器便可进行电容量 测，不仅降低电容量测成本，更增加了量测方便性。为使本发明的上述和其它目的、特征和优点能更明显易懂，下文特举本 发明的较佳实施例，并结合附图详细说明如下。
图1为根据本发明一实施例的电容量测电路的方块图。图2为根据本实施例的信号产生电路的电路图。图3为根据本实施例的信号波形图。图4为根据本实施例的时钟产生单元的电路5为根据本实施例的分频器的电路图。图6为根据本实施例的充放电单元的电路图。附图符号说明 DD:工作电压 VSS:接地端 CKS:时钟信号 DKS:分频信号 IDKS:反相分频信号 TN+ 、 TP+:正半周期 TP-、 TP-:负半周期 Tl、 T2:时间 SN、 SP:测试信号 EN:致能信号 ICKS:反相时钟信号Pl、P2: P型晶体管Nl、N2: N型晶体管11:参考电流12:充电电#b110电容量测电路120信号产生单电路130充放电单元140电容210时钟产生单元220分频器232、 236:或非门234反相器238输出反相器401~40N:反相单元520~ 550:反相器525~ 555:开关组件具体实施方式
图1为根据本发明一实施例的电容量测电路的方块图。如图1所示，电容量测电路110包括信号产生电路120与充放电单元130。信号产生电路120 输出第一测试信号SN (以下简称测试信号SN)与第二测试信号SP (以下 简称测试信号SP)至充放电单元130,而充放电单元130则耦接于电容140， 根据测试信号SP产生 一 充电电流，用以对电容140进行充电，并根据测试 信号SN对电容进行放电的操作。进而利用其充放电的电流与测试信号SN、 SP的周期，计算电容140的电容值。接下来，进一步说明本实施例细部的电路架构，图2为根据本实施例的 信号产生电路的电路图。信号产生电路120包括时钟产生单元210、分频器 220与逻辑运算单元230。时钟产生单元210耦接于分频器220的输入端， 并输出一时钟信号CKS至分频器220,而经由分频操作后，分频器220产生 一分频信号DKS。在本实施例中，分频器220将时钟信号CKS除以2,进 而产生频率仅有时钟信号CKS1 —半的分频信号DKS。逻辑运算单元230则耦接至时钟产生单元210与分频器220，用以对时 钟信号CKS与分频信号DKS进行逻辑运算，并输出测试信号SN与测试信 号SP。逻辑运算单元230包括或非门232、 236以及反相器234、输出反相 器238。其中，或非门232耦接至时钟产生单元210与分频器220,用以对 时钟信号CKS与分频信号DKS进行反或逻辑运算，并输出测试信号SN。 反相器234耦接至分频器220,用以反相分频信号DKS，并输出一反相分频 信号IDKS。或非门236则耦接至反相器234与时钟产生单元210,用以对 反相分频信号IDKS与时钟信号CKS进行反或逻辑运算，并经由一输出反相 器238输出测试信号SP。接下来，结合波形图说明本实施例的信号波形，图3为根据本实施例的 信号波形图。以下说明请同时参照图2，时钟产生单元210所产生的时钟信 号CKS则如图3所示为一时钟，经由分频器220进行分频后(:本实施例为 除以2),则产生分频信号DKS，其频率仅为时钟信号CKS的一半。由于测试信号SN是经由或非门232进行反或逻辑运算的结果，因此， 仅有当时钟信号CKS与分频信号DKS皆处于逻辑低电位时，测试信号SN 才产生逻辑高电位的信号(如时间Tl所示)，其波形图则如图3的测试信 号SN所示。而反相分频信号IDKS则是分频信号DKS经由反相而得。由于 测试信号SP是经由反相分频信号IDKS与时钟信号CKS进行反或逻辑运算 后，再将其反相而产生。因此，仅有当反相分频信号IDKS与时钟信号CKS 皆为逻辑低电位时，测试信号SP才会产生逻辑低电位的信号(如时间T2 所示)。因此，经由图3可明显得知，在本实施例中，测试信号SN的负半周期 TN-大于正半周期TN+,而测试信号SP的正半周期TP+大于正半周期TP-。 且测试信号SN与测试信号SP具有相同的时钟周期。图4为根据本实施例的时钟产生单元的电路图，在本实施例中，利用一 环形振荡器的电路架构，产生时钟信号CKS。当然，本发明的时钟信号CKS 的产生方式并不限定于环形振荡器的架构，只要能提供稳定时钟信号的电路的电^各架构，在此不加累述。时钟产生单元210中主要包括奇数个反相单元401 ~40N。其中，在本 实施例中的反相单元401可为与非门(NANDgate)，可藉由一致能信号EN, 来控制时钟产生单元210的振荡与否。当致能信号EN为逻辑高电位时，反 相单元401的功效与反相器相似，因而使时钟产生单元210开始振荡，并输 出时钟信号CKS，若致能信号EN为逻辑低电位时，则停止输出时钟信号 CKS。图5为根据本实施例的分频器的电路图。分频器220包括反相器510 ~ 550以及开关组件525 ~ 555。其中，每一开关组件525 ~ 555皆具有一正接 收端与一负接收端。在本实施例中，当正接收端为逻辑高电位，而负接收端 为逻辑低电位时，则导通开关，反之，则开关组件525 ~ 555呈现关闭状态。 当然，在本发明另一实施例中，亦可依照设计需求，设定为当正接收端为逻 辑低电位，而负接收端为逻辑高电位时，则导通开关，反的，则开关组件525 ~ 555呈现关闭状态。如图5所示，时钟信号CKS经由反相器510,输出 一反相时钟信号ICKS, 其信号极性与时钟信号CKS相反。开关组件525、 555的正接收端耦接反相 时钟信号ICKS,而其负接收端耦接至时钟信号CKS。开关组件535、 545 的正接收端耦接至时钟信号CKS,而其负接收端耦接至反相时钟信号ICKS。 因此，当时钟信号CKS为逻辑高电位时，开关组件545、 535导通，进而造 成分频信号DKS的逻辑电位改变(如由逻辑高电位变为逻辑低电位，或是 由逻辑低电位变为逻辑高电位)。当时钟信号CKS为逻辑低电位时，则开关组件525、 555导通，反相器 520的输入端耦接至反相器555的输出端，因此，反相器520输出与分频信 号DKS相同的逻辑信号。而当时钟信号CKS再次为逻辑高电位时，则分频 信号DKS的逻辑电位改变。因此，分频信号DKS的周期为时钟信号CKS 的两倍，即频率为1/2倍。图5仅为本发明一实施例的分频器的电路图，本发明并不以此为限，亦 可使用其它电路结构的分频器，如D型触发器(D flip flop)等。本领域的 技术人员经由本发明的披露，应可以轻易推知其余适用的电路架构与实施细 节，在此不加累述。经由上述图2、 3、 4、 5的说明，已经明确说明本实施例中测试信号SN、 SP的电路架构与信号波形。接下来，进一步说明本实施例的充放电单元130， 以下说明请同时参照图1。图6为根据本实施例的充放电单元的电路图。充
放电单元130包括第一P型晶体管P1 (以下简称P型晶体管Pl )、第二P型晶体管P2(以下简称P型晶体管P2)、第一N型晶体管N1 (以下简称N 型晶体管N1)、第二N型晶体管N2 (以下简称N型晶体管N2)。其中P 型晶体管Pl与第N型晶体管串联耦接于工作电压VDD与接地端VSS之间， 其中P型晶体管Pl的栅极耦接于测试信号SP,并产生一参考电流I,，而N 型晶体管Nl的栅极耦接至测试信号SN。P型晶体管P2与N型晶体管N2串联耦接于工作电压VDD与接地端 VSS之间。而电容140 (在本实施例中以一指差式的电容为例作为说明)耦 接于P型晶体管P2与N型晶体管N2的共享节点与接地端VSS之间。其中， P型晶体管P2的栅极耦接于测试信号SP，并根据测试信号SP，产生充电电 流12。而N型晶体管N2的栅极耦接至测试信号SN,并根据测试信号SN, 对电容140进行放电的操作，电容量测电路110根据充电电流12、参考电流 I,与上述的测试信号SN、 SP的时钟周期，计算电容140的电容值。其计算 公式如下<formula>formula see original document page 12</formula>C:电容值 I,:参考电流 12:充电电沫u VDD:工作电压 Fre:测试信号的频率由于电容所储存的电荷量与其两端的电压差成正比，而所储存的电荷量 则与单位时间流入电容的电流成正比。而单位时间流入电容的电流则可以充电电流I2与参考电流I,之差，并除以测试信号的频率来表示。而电容值乘以 电容两端的电压则等于电容内所储存的电荷量。因此，可藉由上式公式求得 待测电容的电容值。综合上述，本发明因直接设计信号产生电路，用以产生量测电容时所需 的量测信号，因此，不只可直接与量测电路或是待测电容整合于同一芯片上， 增加量测方便性。还可在不需要信号产生仪器的情况下量测电容，且可提供 更高的量测信号频率，以取得更准确的电容值量测数据。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，本领 域的技术人员在不脱离本发明的精神和范围的前提下可作若千的更动与润 饰，因此本发明的保护范围以本发明的权利要求为准。
权利要求
1.一种信号产生电路，用以产生一电容量测信号，该电容量测信号具有一第一测试信号与一第二测试信号，该信号产生电路包括一时钟产生单元，用以产生一时钟信号；一分频器，耦接于该时钟产生单元，用以对该时钟信号进行分频，并输出一分频信号；以及一逻辑运算单元，耦接至该时钟产生单元与该分频器，用以对该时钟信号与该分频信号进行逻辑运算，并输出该第一测试信号与该第二测试信号。
2. 如权利要求1所述的信号产生电路，其中该时钟产生单元包括一环形 振荡器。
3. 如权利要求1所述的信号产生电路，其中该逻辑运算单元包括 一或非门，耦接至该时钟产生单元与该分频器，用以对该时钟信号与该分频信号进行反或逻辑运算，并输出该第 一测试信号。
4. 如权利要求1所述的信号产生电路，其中该逻辑运算单元包括 一反相器，耦接至该分频器，用以反相该分频信号，并输出一反相分频信号；一或非门，耦接至该反相器与该时钟产生单元，用以对该反相分频信号 与该时钟信号进行反或逻辑运算，并经由一输出反相器输出该第二测试信
5. 如权利要求1所述的信号产生电路，其中该第一测试信号的负半周期 大于该第 一 测试信号的正半周期。
6. 如权利要求1所述的信号产生电路，其中该第二测试信号的正半周期 大于该第二测试信号的负半周期。
7. 如权利要求1所述的信号产生电路，其中该第一测试信号与该第二测 试信号的周期相同，且该第 一测试信号的正半周期小于该第二测试信号的负 半周期。
8. —种信号产生电路，包括 一时钟产生单元，用以产生一时钟信号；一分频器，耦接于该时钟产生单元，用以对该时钟信号进行分频，并输 出一分频信号；以及 一或非门，耦接至该时钟产生单元与该分频器，用以对该时钟信号与该 分频信号进行反或逻辑运算，并输出一第一测试信号。
9.如权利要求8所述的信号产生器，其中该时钟产生单元包括一环形振荡器。
10.如权利要求8所述的信号产生器，其中该第一测试信号负半周期大于 该第一测试信号的正半周期。
11.—种信号产生电路，包括 一时钟产生单元，用以产生一时钟信号；一分频器，耦接于该时钟产生单元，用以对该时钟信号进行分频，并输 出一分频信号；一反相器，耦接至该分频器，用以反相该分频信号，并输出一反相分频 信号；以及一或非门，耦接至该反相器与该时钟产生单元，用以对该反相分频信号 与该时钟信号进行反或逻辑运算，并经由 一输出反相器输出 一 第二测试信
12. 如权利要求8所述的信号产生器，其中该时钟产生单元包括一环形振荡器。
13. 如权利要求8所述的信号产生器，其中该第二测试信号正半周期大于 该第二测试信号的负半周期。
14. 一种电容量测电路，适用于量测一电容的电容值，该电容量测电路包括一信号产生电路，用以输出一第一测试信号与一第二测试信号；以及 一充放电单元，耦接至该信号产生电路，根据该第二测试信号，产生一充电电流，用以对该电容进行充电，并根据该第一测试信号，对该电容进行放电的操作；其中，该第一测试信号与该第二测试信号具有相同的时钟周期，该电容 量测电路根据该充电电流与上述的时钟周期，计算该电容的电容值。
15. 如权利要求14所述的电容量测电路，其中该信号产生电路包括 一时钟产生单元，用以产生一时钟信号；一分频器，耦接于该时钟产生单元，用以对该时钟信号进行分频，并输 出一分频信号；以及 一逻辑运算单元，耦接至该时钟产生单元与该分频器，用以对该时钟信 号与该分频信号进行逻辑运算，并输出该第 一测试信号与该第二测试信号。
16. 如权利要求15所述的电容量测电路，其中该时钟产生单元包括一环形振荡器。
17. 如权利要求15所述的电容量测电路，其中该逻辑运算单元包括 一或非门，耦接至该时钟产生单元与该分频器，用以对该时钟信号与该分频信号进行反或逻辑运算，并输出该第一测试信号。
18. 如权利要求i5所述的电容量测电路，其中该逻辑运算单元包括 一反相器，耦接至该分频器，用以反相该分频信号，并输出一反相分频信号；一或非门，耦接至该反相器与该时钟产生单元，用以对该反相分频信号 与该时钟信号进行反或逻辑运算，并经由 一输出反相器输出该第二测试信
19. 如权利要求15所述的电容量测电路，其中该第一测试信号的负半周 期大于该第一测试信号的正半周期。
20. 如权利要求15所述的电容量测电路，其中该第二测试信号的正半周 期大于该第二测试信号的负半周期。
21. 如权利要求15所述的电容量测电路，其中该第一测试信号与该第二 测试信号的周期相同，且该第一测试信号的正半周期小于该第二测试信号的 负半周期。
22. 如权利要求14所述的电容量测电路，其中该充放电单元包括 一第一P型晶体管，与一第一N型晶体管串联耦接于一工作电压与一接地端之间；其中，该第一P型晶体管的栅极耦接于该第二测试信号，并产生一参考 电流，而该第一 N型晶体管的栅极耦接至该第一测试信号。
23. 如权利要求22所述的电容量测电路，其中该充放电单元包括 一第二 P型晶体管，与一第二 N型晶体管串联耦接于该工作电压与该接地端之间，该电容耦接于该第二 P型晶体管与该第二 N型晶体管的共享节点 与该接地端之间；其中，该第二P型晶体管的栅极耦接于该第二测试信号，并根据该第二 测试信号，产生该充电电流，该第二N型晶体管的栅极耦接于该第一测试信 号,、并根据该第一测试信号对该电容进行放电的操作，该电容量测电路根据 该无电电流、参考电流与上述的时钟周期，计算该电容的电容值。
全文摘要
一种电容量测的信号产生电路，用以产生一电容量测信号，电容量测信号具有第一测试信号与第二测试信号，上述的信号产生电路包括时钟产生单元、分频器以及逻辑运算单元。时钟产生单元用以产生一时钟信号，而分频器耦接于时钟产生单元，用以对时钟信号进行分频，并输出分频信号。逻辑运算单元则耦接至时钟产生单元与分频器，用以对时钟信号与分频信号进行逻辑运算，并输出第一测试信号与第二测试信号。
文档编号G01R27/26GK101118252SQ20061010840
公开日2008年2月6日 申请日期2006年8月2日 优先权日2006年8月2日
发明者吴幸芝, 庄仁吉, 廖御杰, 杨春龙 申请人:力晶半导体股份有限公司